SU365708A1

SU365708A1 - BIBL'INTAIN ^

Info

Publication number: SU365708A1
Application number: SU1416622A
Authority: SU
Inventors: Д. О. Яковлев Н. С. Щербаков А. М. Прутт В. С. Толст ков
Priority date: 1970-03-23
Filing date: 1970-03-23
Publication date: 1973-01-08

Description

1one

Предлагаемое изобретение относитс к области автоматики и вычислительной техники и может быть использовано дл создани комбинационных сумматоров с эффективным контролем правильности работы.The present invention relates to the field of automation and computer technology and can be used to create combinational adders with effective control of correct operation.

В насто щее врем дл построени устройства обнаружени ошибок в сумматорах используетс метод цифрового контрол . Этот метод основан на использовании известного соотношени между числом единиц в двоичных кодах слагаемых, суммы и переноса.Currently, a digital control method is used to build an error detection device in the adders. This method is based on the use of the known relation between the number of units in binary codes of the terms, the sum and the transfer.

Дл реализации этого метода требуетс подсчет числа единиц и сравнение соответствуюших сумм по некоторому модулю, завис шему от кратности обнаруживаемых ошибок. Нетрудно видеть, что при этом самокорректируюш;иес ошибки типа «стирание -«запись останутс необнаруженными. Кроме того, с помошью такого метода не представл етс возможным указать неисправный разр д сумматора .To implement this method, it is necessary to count the number of units and compare the corresponding amounts in a certain module, depending on the multiplicity of detected errors. It is easy to see that this is self-correcting, and the “erase-to-write” error will remain undetected. In addition, with the help of this method, it is not possible to indicate a faulty totalizer bit.

Предлагаемое устройство позвол ет избавитьс от этих недостатков.The proposed device eliminates these drawbacks.

Оно содержит декодирующий преобразователь , эмиттерный повторитель, схему неравнозначности на каждый разр д сумматора и схему «ИЛИ и отличаетс от известных тем, что декодируюш;ий преобразователь подключен ко входам и выходам каждого разр да It contains a decoding converter, an emitter follower, an unequal circuit for each discharge of the adder and an OR circuit, and differs from the known ones in that the decoder is connected to the inputs and outputs of each digit.

комбинационного сумматора, выходной сигнал декодируюш;его преобразовател , проход через эмиттерный повторитель, поступает на один из входов схемы неравнозначности, на второй вход которой подаетс опорное напр жение , а вь1ход схемы неравнозначности через схему «ИЛИ подключен к шине сигнала ошибки.the combinational adder, the output signal is decoding; its converter, the passage through the emitter follower, is fed to one of the inequality circuit inputs, to the second input of which the reference voltage is applied, and the unequal circuit input goes through the OR signal bus circuit.

Принципиальна схема предлагаемого устройства состоит из стандартных элементов, поэтому на чертеже приведена его функциональна схема, где обозначены:The schematic diagram of the proposed device consists of standard elements, therefore the functional diagram is shown in the drawing, where are indicated:

/ -- разр д комбинационного сумматора; 2 - декодирующий преобразователь; 3 - эмиттерный повторитель; 4 - схема неравнозначности; 5 - схема «ИЛИ.f is the bit combination combiner; 2 - decoding converter; 3 - emitter follower; 4 - inequality scheme; 5 - scheme "OR.

В предлагаемом устройстве обнаружение ошибок осуществл етс на основе следующей закономерности: арифметическа сумма, составленна из трех инверсных входных сигналов , выходного сигнала и сигнала переноса в следующий разр д, вз тых с соответствующими весами, должна быть величиной посто нной , причем инверсные входы н выходы суммы необходимо вз ть с единичным весом, а выход переноса - с удвоенным весом. Описанное соотношение выполн етс только при правильной работе, что позвол ет эффективно контролировать работу сумматора.In the proposed device, error detection is carried out on the basis of the following pattern: an arithmetic sum composed of three inverse input signals, an output signal and a transfer signal to the next bit, taken with corresponding weights, should be constant, and the inverse inputs and outputs of the sum need to be taken with a unit weight, and the transfer output is double the weight. The described relationship is performed only with proper operation, which allows you to effectively control the operation of the adder.