SU377769A1

SU377769A1 - ARITHMETIC DEVICE FOR OPERATIONS WITH COMPLEX NUMBERS

Info

Publication number: SU377769A1
Application number: SU1471077A
Authority: SU
Inventors: И. Хмельник С.
Priority date: 1970-07-31
Filing date: 1970-07-31
Publication date: 1973-04-17

Description

1one

Изобретение относитс к области вычислительной техники.This invention relates to the field of computing.

Известно арифметическое устройство, содержащее два 2п-разр дных регистра слагаемых, регист.р суммы, -разр дный сумматор и схему управлени .An arithmetic unit is known that contains two 2n-bit terms registers, sum registers, a discharge adder and a control circuit.

Недостатком данного устройства вл етс невозможность выполнени операций с комплексными числами.The disadvantage of this device is the impossibility of performing operations with complex numbers.

С целью расширени функциональных возможностей предлагаемое устройство дополнительно содержит второй п-разр дный сумматор (с разр дами от («+) до 2п), два 2лразр дных коммутатора слагаемых и 2л-разр дный коммутатор результата, каждый разр д коммутаторов содержит две схемы «И, выходы которых соединены с соответствующими входами схемы «ИЛИ, первые входы первых схем «И коммутаторов соединены с первым входом схемы управлени , первые входы вторых схем «И коммутаторов соединены со вторым выходом схемы управлени , выходы схем «ИЛИ коммутаторов слагаемых подключены ко входам соответствующего разр да сумматоров, вторые входы пе:рвых схем «И коммутаторов слагаемых подключены к выходам соответствующих разр дов регистров слагаемых, вторые входы вторых схем «И т-го разр да коммутаторов слагаемых подключены к выходу т-го разр да .соответствующего регистра слагаемых, вторые входы вторых схем «И (2m-f 1)-го разр да коммутаторов слагаемых подключены к ()-ту разр ду соответствующего регистра слагаемого , выходы схем «ИЛИ коммутатора результата соединены со входо.м соответствующего разр да регистра результата, вторые входы первых схем «И коммутатора результаты подключены к выходам соответствующихIn order to expand the functionality, the proposed device additionally contains a second n-bit adder (with bits from (“+) to 2p)”, two 2-bit sum switches, and a 2 L bit result switch, each switch bit contains two “And whose outputs are connected to the corresponding inputs of the OR circuit, the first inputs of the first circuits AND switches are connected to the first input of the control circuit, the first inputs of the second circuits AND switches are connected to the second output of the control circuit, the outputs of the OR switch Additions of the addends are connected to the inputs of the corresponding bit of the adders, the second inputs of the ne: ry schemes and the addendum switches are connected to the outputs of the corresponding bits of the registers of the addends, the second inputs of the second circuits of the i-th bit of the switches of the addends are connected to the output of the t-th bit. of the corresponding register of the addends, the second inputs of the second circuits AND (2m-f 1) -th bit of the commutators of the addends are connected to () the bit of the corresponding registers of the addendum, the outputs of the circuits OR of the result switch are connected to the inputs of the corresponding the second bit of the result register, the second inputs of the first “And switch results, are connected to the outputs of the corresponding

разр дов сумматоров, вторые входы вторых схем «И т-го разр да (дл tn,n) коммутатора результата подключены к вы.ходам 2т-ых разр дов сумматоров, вторые .входы вторых схем «И т-го разр да (дл )the bits of the adders, the second inputs of the second circuits “of the t-th bit (for tn, n) of the switch of the result are connected to the outputs of the 2nd tons of the bits of the adders, the second. inputs of the second circuits of the“ t-th bits (for)

коммутатора результата подключены к выходам (2т-2rt+l)-ro разр дов сумматоров, выходы переноса -го и 2 -го разр дов сумматоров соединены с первым и вторым входами схем управлени , входы переноса в 1-й иthe result switch is connected to the outputs (2m-2rt + l) -ro of the bits of the adders, the transfer outputs of the -th and 2nd bits of the adders are connected to the first and second inputs of the control circuits, the transfer inputs to the 1st and

()-й разр ды сумматоров соединены соответственно с третьим и четвертым выходами схемы упра(Влени .The () th bits of the adders are connected respectively to the third and fourth outputs of the control circuit (Venleni.

На чертеже представлена схема предлагаемого арифметического устройства.The drawing shows the scheme of the proposed arithmetic device.

Сумматоры / и 2 -разр дных двоичных кодов по основанию 2 в.ходами 3 и 4 приооедипены к коммутаторам слагаемых 5 и 6, а выходами 7-к коммутатору 8 результата. Коммутаторы 5, б ,и 8, в свою очередь, св заныAdders / and 2-bit binary codes on the base 2 in. With paths 3 and 4 receive messages to the commutators of the components 5 and 6, and outputs 7 to the commutator 8 of the result. Switches 5, b, and 8 are in turn connected

с 2 -разр дными регистрами 9 и 10 слагаемых и регистром 11 суммы соответственно. Кроме того, коммутаторы объединенными входами 12 подключены к схеме управлени 13. С этой же схемой соединены входы 14 сигналов переноса в младший разр д и выходы 15 сигналов переноса из старшего разр да сумматоров I и 2, которые включают ,в себ одноразр дные суммирующие схемы 16; регистры 10 слагаемых состо т из триггеров 17, а регистры 11 суммы - из триггеров 18. Коммутаторы 5, 6 w. 8 содержат 2 схем «ИЛИ 19, которые -пронумерованы также, .как разр ды регистров. Кажда схема «ИЛИ объедин ет выходы схем «И 20 и 21. Все «левые схемы 21 всех коммутаторов объединены по одному из входов и подключены к схеме управлени 13, котора подает на эти схемы сигнал операции с действительными числами. На все «пр мые схемы 20, объединенные аналогично, из схемы управлени подаетс сигнал операции с комплексными чисКоммутаторы 6 и 5, св зываюн;ие входы сумматоров с регистрами слагаемых (на чертеже показан только один регистр, поскольку вторые устроены аналогично), нагружены на входы 5 и 4 сумматоров / и 2 так, что кажда схема 19 присоединена к одноименному одноразр дному сумматору 16. Вторые входы «левых схем 21 этих коммутаторов присо-единены к выходам одноименных триггеров регистров слагаемых, а вторые входы «правых схе-м 20 - выходам триггеров с номером т, если схема 20 имеет номер п + т, если схема 20 имеет номер 2m-hl. Коммутатор 8, св зывающий выходы одноразр дных сумматоров с регистром результата , присоединен выходами всех схем 19 ко входам одноименных триггеров регистра результата . Вторые входы его «левых схем 21 присоеди«ены к выходам одноименных одноразр дных сумматоров 16, а вторые входы «правых схем 20 -к выходам одноразр дных сумматоров 16 с номером 2т, если схема 20 имеет номер 1 +2т-2п, если схема 20 имеет номер . При таком соединении коммутаторы по сигналу из схемы управлени либо собирают 2празр дный сумматор (при помощи «левых схем 20), в котором нумераци одноразр дных схем 76 совпадает с нумерацией разр дов, либо собирают два п-разр дных независимых Сумматора (при помощи «правых схем 21, первый из которых складывает четные разр ды с номерами О, 2, 4, ... 2п-2, а второй - нечетные разр ды с номерами 1, 3, 5,.. .2п-1. Арифметическое устройство может работать в двух режимах, которые задаютс центральным устройством управлени цифровой вычислительной машины. В режиме I арифметическое устройство оперирует 2п-разр дными двоичными кодами действительных чисел по основанию 2. С этой целью устройство управлени 13 соедин ет выход 15 сумматора / со входом 14 сумматора 2, а коммутаторы 5, б и 5 приводит в такое состо ние , что младшие л-разр дов регистров 9, 10 и 11 соедин ютс с сумматором 1, а старшие - с сумматором 2, при этом регистры 9, 10, 11 и сумматоры / и 2 образуют в совокупности 2/г-разр дный суммато;р двоичных кодов действительных чисел по основанию 2. В режиме И ари:фметическое устройство оперирует 2п-разр дными двоичными кодами комплексных чисел по основанию / К2, где /2 -i дл чего устройство управлени 13 не св зывает сумматоры 7 и 2 по цеп м распространени -переносов, а коммутаторы 5, 6 8 привод т в такое состо ние, при котором четные разр ды регистров Я Юл П соедин ютс с сумматором /, а нечетные- с сумматором 2. При этом образуетс два независимых /г-разр дных сумматора двоичных кодов действительных чисел по основанию 2. Така структура арифметического устройства позвол ет складывать двоичные коды комплексных чисел по основанию . Предмет изобретени Арифметическое устройство дл операций с комплексными числами, содержащее два 2празр дных регистра слагаемых, регистр суммы , «-разр дный сумматор и схему управлени , отличающеес тем, что, с целью расширени функциональных возможностей устройства , оно дополнительно содержит второй празр дный сумматор (с разр дами от () до 2п), два 2/г-разр дных коммутатора слагаемых и 2/г-разр дныЙ коммутатор результата, каждый разр д коммутаторов содержит две , выходь которых соединены со вхо хемы «ИЛИ, первые входы первых коммутаторов соединены с нервым вь1ходом схемы щраБл ен 1 ,перв ь е входь. вто рых схем «И коммутаторов соединены со вторым выходом схемы управлени , выходы схем «ИЛИ коммутаторов слагаемых подключены ко входам соответствующего разр да сумматоров, вторые входы иервых схем «И коммутаторов слагаемых подключены к выходам соответствующих разр дов регистров слагаемых, вторые входы вторых схем «И т-го разр да коммутаторов слагаемых подключены к выходу т-го разр да соответствующего регистра слагаемых, вторые входы вторых схем «И (2m-f 1)-го разр да коммутаторов слагаемых подключены к ()-Щ разр ду соответствующего регистра слагаемого , выходы схем «ИЛИ коммутатора результата соединены со входом соответствующего разр да регистра результата, вторые входы нервых схем «И коммутатора результата подключены к выходам соответствующих разр дов сумматоров, вторые входы вторых схемwith 2-bit registers of 9 and 10 terms and a register of 11 amounts, respectively. In addition, the switches are connected by the combined inputs 12 to the control circuit 13. The same circuit is used to connect the inputs 14 of the transfer signals to the lower bit and the outputs 15 of the transfer signals from the high bit of the adders I and 2, which include single-digit summing circuits 16 ; the registers of the 10 components consist of the flip-flops 17, and the registers 11 of the sum are from the flip-flops 18. Switches 5, 6 w. 8 contain 2 “OR 19” schemes, which are also numbered as registers. Each OR circuit combines the outputs of the AND 20 and 21 circuits. All the left circuits 21 of all the switches are connected to one of the inputs and connected to the control circuit 13, which supplies an operation signal with real numbers to these circuits. All "direct circuits 20, united in a similar way, from the control circuit, are given a signal of operation with complex switches 6 and 5, connecting; the other inputs of adders with the registers of the terms (only one register is shown in the drawing, as the second ones are arranged similarly), are loaded at the inputs 5 and 4 adders / and 2 so that each circuit 19 is connected to the same-digit one-digit adder 16. The second inputs of the left circuits 21 of these switches are connected to the outputs of the same-name trigger registers of the addends, and the second inputs of the right-hand circuits 20 - outputs trigger ov with number m, if circuit 20 is n + m, if circuit 20 has number 2m-hl. Switch 8, which connects the outputs of one-bit adders to the result register, is connected by the outputs of all the circuits 19 to the inputs of the same-name triggers of the result register. The second inputs of its “left-hand circuits 21 are connected to the outputs of homogeneous single-digit adders 16, and the second inputs of the“ right-hand circuits 20 are to the outputs of one-bit adders 16 with the number 2t, if the circuit 20 has the number 1 + 2m-2n, if the circuit 20 has a number. With such a connection, the switches, using a signal from the control circuit, either collect a 2-bit adder (using "left circuits 20), in which the numbering of single-bit circuits 76 coincides with the numbering of bits, or collect two n-bit independent totalizers (using the" right circuits 21, the first of which adds even bits with numbers O, 2, 4, ... 2n-2, and the second adds odd bits with numbers 1, 3, 5, ... 2n-1. The arithmetic unit can work in two modes, which are set by the central control unit of the digital computer. In mode I, the arithmetic unit operates on 2n-bit binary codes of real numbers on the base 2. To this end, the control unit 13 connects the output 15 of the adder / to the input 14 of the adder 2, and the switches 5, b and 5 bring to such a state that the lower The l bits of registers 9, 10, and 11 are connected to adder 1, and the older ones are connected to adder 2, while registers 9, 10, 11, and adders / and 2 form a total of 2 / g-bit total; p binary codes the real numbers on the base 2. In the mode And ari: the phmetric device operates 2n-bit day Binary codes of complex numbers on the basis of / K2, where / 2 -i for which the control device 13 does not connect the adders 7 and 2 on the circuits of transfer-transfers, and the switches 5, 6 and 8 bring into such a state that even the bits of the registers I Yul P are connected with the adder /, and the odd ones with the adder 2. This forms two independent / g-bit adders of the binary codes of the real numbers on the base 2. This structure of the arithmetic unit allows you to add binary codes of complex numbers the base. The subject matter of the invention is an arithmetic unit for operations with complex numbers containing two 2-bit sum registers, a sum register, a " -digit adder and a control circuit, characterized in that, in order to expand the functional capabilities of the device, it further comprises a second diffuser (with bits from () to 2p), two 2 / g-bit switch of the addendum and 2 / g-bit switch of the result switch, each switch bit contains two whose outputs are connected to the OR input, the first inputs of the first switch Hur connected with nerve v1hodom schraBl ene circuit 1, the first e s input. the second circuits of the AND switches are connected to the second output of the control circuit, the outputs of the circuits OR of the commutators of the terms are connected to the inputs of the corresponding bit of the adders, the second inputs of the home circuits of the AND switches of the addends are connected to the outputs of the corresponding bits of the registers of the summands, the second inputs of the second circuits of the AND the t-th bit of the switches of the addends are connected to the output of the t-th bit of the corresponding register of the addends, the second inputs of the second circuits of the AND (2m-f 1) -th bit of the switches of the addends are connected to () -SH of the corresponding the register of the addendum, the outputs of the “OR” switch of the result are connected to the input of the corresponding bit of the result register, the second inputs of the nerve circuits “AND the result switch are connected to the outputs of the corresponding bits of the adders, the second inputs of the second circuits

«И m-го раз;р да (дл ) коммутатора результата подключены к выходам 2т-ых разр дов сумматоров, вторые входы вторых схем «И ш-го разр да (дл ) коммутатора результата подключены к выходам (2т-2п-}+ 1)-го разр до-в сумматоров, выходы переноса /1-го и 2д-го разр дов сумматоров соединены с первым и вторым входами схемы управлени , входы переноса в 1-й и (п-)-1)-й разр ды сумматоров соедннены соответственно с третьим и четвертым выходами схемы управлени ."And the m-th time; a row (for) the switch of the result is connected to the outputs of the 2nd t bits of the adders, the second inputs of the second circuits" And the w-th bit (for) the switch of the result are connected to the outputs (2t-2n -} + 1) -th bit to-in adders, the transfer outputs of the 1st and 2d-bits of the adders are connected to the first and second inputs of the control circuit, the transfer inputs to the 1st and (n -) - 1) -th bits adders are connected respectively to the third and fourth outputs of the control circuit.