(54) СУММИРУЩЕЕ УСТРОЙСТВО(54) TOTAL DEVICE
Изобретение относитс к цифровой вычислительной технике и может быть использовано в составе арифметических устройств ЦВМ. Известно суммирующее устройство со сдвигом, содержащее сугучмируютдий регистр, сумматор-вычислитель и промежуточный регистр, В суммируклцем регистре применен триггер типа RST, у которого счетный вход используетс только при сдвиге информации, а уста новочные входы с помощью логической схемы типа 2И-4ИЛИ служат дл записи информации с промежуточного регистр при организации кольца, с кодовых шин при приеме внешней информации, со смежных разр дов суммирующего регистра при выполнении сдвигов влево или вправо. Таким образом, сам регистр служит дл приема, хранени , накоплени информации и сдвига накопленной суммы. Суммирование (вычи тание) производитс сумматором-вычи тателем. Накопленна сумма со сдвиг влево или вправо получена путем сое динени суммирующего регистра с сум матором- вычит-ател ем, включенным в цепь, идущую с выхода регистра на его вход 1Q . Однако така схема замкнутой петли предполагает наличие.в ней дополнительного регистра, служащего дл сохранени сигналов на входах суммирующего регистра на врем перезаписи суммы, что уменьшает скорость вычис:лений . Наиболее близким по технической сущности к предлагаемому вл етс суммирующее устройство, содержащее 3 каждом разр де одноразр дный сумматор и счетный триггер. Кроме того устройство содержит установочнь1е вентили, элементы И, ИЛИ, НЕ 2J. Однако известное устройство отличаетс низким быстродействием. Цель изобретени - повышение быстродействи устройства. Поставленна цель достигаетс тем, что в суммирующее устройство, содержащее в каждом разр де одноразр дный сумматор и счетный триггер введены элемент неравнозначности и элемент 2И-ЗИЛИ, причем первый вход элемента неравнозначности соединен с пр мым ;выходом счетного триггера, а второй вход - с выходом (п + 1) разр да суммирующего устройства (где п - число разр дов суммирующего устройства), выход элемента неравнозначности соединен со входом (п +1) разр да суммирующего устройства и с первым инЛо;. мационным входом элемента 2И-ЗИЛИ, второй и третий информационные входы которого подключены соответственно к выходу (п-1) разр да суммирующего устройства и к выходу одноразр дного сумматора, выход переноса которого соединен с одноименным входом (п + 1) разр да суммирующего устройства, а вход подключен ко входу i-ro разр да первого операнда суммирующего устройства , управл ющие входы элемента 2ИЗИЛИ подключены соответственно ко вхо дам управлени сложением, сдвигом вправо, сдвигом влево суммирующего устройства, а выход соединен со счет ным входом счетного триггера, устано вочные входы.которого подключены ко входу i-ro разр да второго операнда суммирующего устройства. На чертеже представлена схема i-г разр да суммирующего устройства. Устройство содержит счетный триггер 1/ элемент 2И-ЗИЛИ 2, одноразр дный сумматор 3, элемент 4 неравно значности. В счетном триггере применен триггер типа RST, у которого установочны входы используютс дл парафазного приема исходной цифры операнда А (А), а счетный вход используетс дважды при сложении с цифрой операнда В и при сдвиге результата суммировани S. Элемент 2И-ЗИЛИ в цепи счетного входа счетного триггера вырабатывает раздельно сигнал дополнени до полной суммы в регистре Л S , или сигналы неравнозначности к преды дущему iC4-,( , или к последующему зависимости от сигнала разрешени в одной из шин управ лени сложением Т, сдвигом влево Е и сдвигом вправо О, Работа логических элементов опиЬываетс следующими выраже,ни ми: 2И-ЗИЛИ Д т; + + . EJ US. . + . ; сумматор П 4 А - В .п., элемент неравнозначности дС + - . i 1 Операци сложени операндов А и В, дл случа A.i С9ответствует логической 1, Bjf - i и пА.- С, выполн ютс путем выработки схемой сло7 жени по модулю 2 сигналов В и П. результата АS|, равного 1, который через 2И-ЗиЛИ при наличии разрешающего сигнала Т поступает на счетный вход триггера , измен его состо ние на О, рри этом схема логического порога на 2 вырабатывает сигнал переноса П| в последующий разр д . равный 1, i Операции сдвига влево операнда Л дл случа А - 1 и А - О выполн етс путем выработки элементом Неравнозначности сигналов А) и А, результата &. , равного 1, который через элемент 2V, -ЗИЛИ при наличии разрешающего сигнала Е поступает на счетный вход счетнсэго триггера А| измен его состо ние jHa О. Операци сдвига вправо операнда А выполн етс аналогично сдвигу влево, путем выработки, элементом неравнозначности результата поступающего на триггер А через элемент 2И-ЗИЛИ при наличии Сигнала D, устройства Работа суммирующего при других возмохсных комбинаци х внешних сигналов представлена в таблице .соответстви . |The invention relates to digital computing and can be used as part of arithmetic devices of digital computers. A shift summing device is known that contains a twofold register, an adder-calculator and an intermediate register. The summed register uses a trigger of type RST, in which the counting input is used only for shifting information, and the input inputs are used to write with the help of a logic circuit of type 2I-4OR. information from the intermediate register when organizing a ring, from code buses when receiving external information, from adjacent bits of the summing register when performing left or right shifts. Thus, the register itself serves to receive, store, accumulate information and shift the accumulated amount. Summation (subtraction) is performed by the adder calculator. The accumulated amount with a shift to the left or to the right is obtained by connecting a summing register with the sum of the subtraction matrix included in the circuit leading from the output of the register to its input 1Q. However, such a closed loop scheme assumes the presence of an additional register in it, which serves to store signals at the inputs of the summing register at the time of rewriting the sum, which reduces the speed of computations. The closest in technical essence to the present invention is a summing device containing 3 one-bit adder and counting trigger for each bit. In addition, the device contains installation valves, elements AND, OR, NOT 2J. However, the known device is characterized by low speed. The purpose of the invention is to increase the speed of the device. The goal is achieved by the fact that an unequal element and a 2I-ZILI element are entered into a summation device containing a one-digit adder and a counting trigger in each bit, the first input of the unequality element is connected to the forward one; the output of the counting trigger, and the second input - with the output (n + 1) the sum of the summing device (where n is the number of bits of the summing device), the output of the inequality element is connected to the input (n +1) of the bit of the summing device and with the first inLo ;. the elemental input of element 2I-ZILI, the second and third informational inputs of which are connected respectively to the output (n-1) of the discharge of the totalizer and to the output of the one-bit adder, the transfer output of which is connected to the same input of the (n + 1) discharge of the totalizer, and the input is connected to the input of the i-ro bit of the first operand of the summing device, the control inputs of the element 2ISLI are connected respectively to the control inputs of addition, shift to the right, shift to the left of the summing device, and the output is connected to countable counting trigger stroke, Mouth vhody.kotorogo paid-connected to the input of i-ro discharge of the second adder operand. The drawing shows the scheme of the i-g bit of the totalizer. The device contains a counting trigger 1 / element 2-ZILI 2, one-digit adder 3, element 4 is unequal. In the counting trigger, a trigger of the type RST is applied, in which the setup inputs are used for paraphase reception of the original digit of operand A (A), and the counting input is used twice when added to the digit of operand B and when shifting the summation result S. Element 2I-ZILI in the counting input circuit counting trigger generates a separate addition signal to the full sum in the register L S, or inequality signals to the previous iC4 -, (, or to the subsequent dependence on the resolution signal in one of the control buses by adding T, shift left E and shift om right O, The operation of the logical elements is described by the following expressions: 2I-ZILI Dt; + +. EJ US. +.; adder P 4 A - B .p., inequality element dC + -. i 1 Addition operation Operands A and B, for the case of Ai C9, corresponds to the logical 1, Bjf - i and PA.– C, are performed by generating a modulo 2 layer of the B and P. Signal of the result АS | equal to 1, which through 2И-ЗИЛИ in the presence of the enable signal T is fed to the counting trigger input, changing its state to O, and the logic threshold circuit of 2 generates a transfer signal P | in the next bit equal to 1, i. The left shift operation of the operand L for the case A - 1 and A - O is performed by the element generating the inequality of the signals A) and A, the result & equal to 1, which through the element 2V, -ZIL in the presence of the enabling signal E is fed to the counting input of the counting trigger A | changing its state jHa O. The right shift operation of operand A is performed similarly to the left shift, by generating, by an element of unequality, the result coming on trigger A through element 2И-ЗИЛИ in the presence of Signal D, the device The operation of the summing with other possible combinations of external signals is presented in table. |