Claims (2)
Поставленна цель достигаетс тем, что устройство содержит три элемента НЕ, дополнительную группу из трех элементов И и триггер настройки, один выход которого подключен к третьим входам элементов И первой группы, а второй - к первым входам элементов И дополнительной группы, вторые входы элементов И дополнительной группы через соответствующие элементв НЕ подключены к информационным шинам второго слагаемого, а третьи соединены с первой управл ющей шиной, причем треть управлши. ща шина подкпючэиа к управл ющему входу сумматора, входы трех старших разр дов сумматора соединены с выходом первого элемента ИЛИ, выходы четвертого и п того разр дов сумматора подключены соответственно ко входам второго и третьего триггеров , а выходы элементов И дополнительной группы соединены с соответствующими входами элементов ИЛИ. На чертеже изображена структурна схем устройства дл сложени и вычитани чисеп . Устройство содержит п тиразр дный сумм тор 1 накаплквакчцего типа, ; имеющий цепи сдвига и цепь циклического переноса из старшего разр да в мпадший, элементы ИЛИ 2, первую группу элементов И 3, шины 4 первого слагаемого, триггеры 5 и выходные шины 6. Выходы трех старших разр дов сумматора 1 подкшочены к информационным входам триггеров 5, выходы которых соединены с выходными шинами 6, Ко входам трех старших, разр дов сумматора 1 подключен выход первого элемента ИЛИ 2, а выходы второго и третьего элементов ИЛИ 2 подведены соответственно ко входу второго и первого разр дов сумматора 1, Первые вхо элементов ИЛИ 2 через элементы И 3 первой группы соединены с шинами 4 перього слагаемого. устройство также содержит вторую групну элементов И 7, дополнительную группу эпементов И 8, элементь НЕ 9, триггер 10 «нны 11 второго слагаемого и управл к щие шины 12. Шины 11 второго слагаемого через эпементы И 7 второй группы подкшочены ко вторым входам элементов И ЛИ 2 а также через эпементы НЕ 9 н эпементы И 8 дополнительнов.группы подведены к Третьим входам эиементов ИЛИ 2 Один выход триггера 10 соединен со вторыми входами элементов И 7 второй группы, а другсЛ - со вторыми входами :ЭЛементов И в дополнительнсЛ группы. Перва управл клца шина 12 подкпюченв ко вторым входам элементов И 3 первой группы, втека управлшоща шина 12 соеданена с третьими входами эпементов И 7, и 8, а к тактирующим входам триггеров 5 и к управ л к цему входу сумматора 1 подключена треть управл юща шина 12. Шпи сдвига сумматора 1 обеспечивают подключение выхода первоГО разр да ко входу второго, выхода второго разр да ко входу третьего и выхода п того разр да ко входам первого и четверьтого . В уссройстве дл представлени операндов используетс симметрична избыточна двоична система счислени с цифрами/2,1, О,, 1,2/. Цифры 2,1,1 и 2 кодируютс сьответственно трем разр дами неизбыточного двоичного кода 101, 1J.O, ОО1 и 010, а цифре О соответствует код ООО или 111. Перед выполнением операции сложени триггер 10 устанавливаетс в единицу, а триггеры 5 и все разр ды сумматора 1 устанавливаютс в нулевое состо ние. Слагаемые на входы устройства поступают со старших разр дов, причем к началу каждого t--го цикла вычислени на шины 4 первого слагаемого поступает код i-ro разр да первого слагаемого, а на шины 11 второго с/laraeмого поступает код i -го разр да второго слагаемого. В процессе сложени элементы И 8 дополнительной группы закрыты триггером 10. В каждом цикле сложени на управл к цие шины 12 поочередно поступают управл ющие сигналы. Первый управп н ций сигнал от11рывает эпемейты И 3 первой груапы и KOja очередного разр да первого слагаемого через эпементы И 3 и элементы ИЛИ 2 поступает на входы сумматора 1, в котором суммируетс с кодом этого сумматора . Затем управл ющий сигнал, сигнал поступающий на вторую управл ющую шину 12, открывает Элементы И 7 второй группы и к содержимому сумматс а щэибавп етс код очередного разр да второго слагаемого, присутствующий на шинах 11 второго слагаемого . В процессе суммировани сигнал переноса с выхода с- аршего разр да сумматора 1 поступает на вход цепи переноса младшего разр да этого сумматора. По управл ющему сигналу, поступающему на третью управл ющую шину 12, осуществл етс сдвиг содержимого сумматора 1; При сдвиге код первого разр да сумматора 1 пёреписьюаетс во вторрй, код втЬрЬгр разр да - в третнй , а ко п того разр да - в первый и четвертый разр ды. Значение п того разр да шэй сдвиге не измен етс . Одновременно со сдайгом в триггеры 5 переписываютс коды трех старших разр дов сумматсфа 1, которые и вл ютс кодом очередного разр да результата. Перед выполнением операции вычитани триггер 10, устанавливаетс в нулевое состо ние . В этом случае в процессе вычислени эпементы И 7 второй группы, будут закрыты . В режиме вычитани устройство работает также, как и в режиме сложени . Отличие составл ет лишь то, что по второму управл ющему сигналу открываютс элементты И 8 дополнительной группы и в сумматоре 1 осуществл етс суммирование содержи мого суммат)ра с инверсным кодом очередного разр да вычитаемого, присутствующего на шинах 11 второго слагаемого. Инверсию кода очередного разр да вычитаемого осуще вл ют элементы НЕ 9. Разр ды операндов, поступаквдйе в устройство в I м цик е, имеют вес 7й разр ды результата, формирующиес в г-м ципе , имеют вес 2 ; Следовательно, дл получени результата с точностью 2 необходимо выполнить 7J.+2 циклов вычиспени . Операнды в устройстве могут быть представгюны и неизбыточным двоичным кодом , так как {О,1} (2,1,0,1,2). Таким образом, в уЬтройстве совмещают с процессы поразр дного ввода операндов и формировани резупьтата. Это сокращает врем вЬ|ШОпнени операции сложени (вы- читани ) чисел формирующихс вне устройства со стйри1их разр дов. Одинакова форма представлени опёрандбв и результата позвол ет также эффективно асполь;зовагь данное устройство в комплексе--С устройствами , допускающими такую же форму представлени информации, дп быстрого выполнени последовательности нераспараллепивае мь1х операций путем поразр дного вычислен промежуточных результатов, начина со ста ших разр дов. Формула изобретени Устройство дл сложени и вычитани чисел, содержащее первую и вторую группы из трех элементов И, три элемента ИЛИ п тиразр дный сумматор, три триггера, выходы которых соединены с выходами устройства , первый вход перЬого триггера подкгаочен к выходу третьего разр да сумматора , входы первых трех разр дов. Koropoi o соединены с выходом первого элемента ИЛИ, первые входы элементов ИЛИ через элементы И первой группы подключе Ы к шинам первого слагаемого, а вторые входы элементов ИЛИ через соответствующие эпементы И второй группы подключены к щинам второго слагаемого, две управл кхцие щнны устройства соединены соответственно со вторыми входами элементов И первой и второй группы, а треть управл юща шина -с управл ющими входами триггеров, о т л нчающеес тем, что, с целью увепичениа быстродействи , устройство содержит три элемента НЕ, дополнитзльную группу из трех элементов И и триггер настройки, один выход которого подключен к третьим входам элементов И первой группы, а второй - к первым входам элементов И дополнительной группы, вторые входы элементов И дополнительной группы через соответствующие элементы НЕ подключены к информационным шинам второго слагаемого , а третьи соединены с первой управл ющей шиной, причем треть управл юща шина подключена к управл ющему входу сумматора , входы трех старших разр дов сумматора соединены с выходом .первого элемен ИЛИ, выходы четвертого и п того разр дов сумматора подключены соответственно ко входам второго и третьего триггеров, а выходы элементов И дополнительной группы соединены с соответствуюашми входами элементов ИЛИ. Источники информации, прин тые во внимание при экспертизе;, 1.Авторское свидетельство СССР NO 387631, кп, G Об Р 7/385, 1971. The goal is achieved in that the device contains three NOT elements, an additional group of three AND elements and a trigger trigger, one output of which is connected to the third inputs of the AND elements of the first group, and the second to the first inputs of the AND elements of the additional group, the second inputs of the And additional elements the groups are NOT connected to the information buses of the second term through the corresponding elements, and still others are connected to the first control bus, and a third of the control bus. the subconnector bus to the control input of the adder, the inputs of the three most significant bits of the adder are connected to the output of the first OR element, the outputs of the fourth and fifth bits of the adder are respectively connected to the inputs of the second and third triggers, and the outputs of the And additional group elements are connected to the corresponding inputs of the elements OR. The figure shows a flowchart of the device for adding and subtracting numbers. The device contains a five-fold sum torus 1 of nakapkvakchtsego type; having a shift circuit and a cyclic transfer chain from the highest bit to the dead bit, elements OR 2, the first group of elements AND 3, tires 4 of the first term, triggers 5 and output tires 6. The outputs of the three higher bits of the adder 1 are connected to the information inputs of the triggers 5, the outputs of which are connected to the output buses 6, The outputs of the three senior bits of the adder 1 are connected to the output of the first element OR 2, and the outputs of the second and third elements OR 2 are connected respectively to the input of the second and first bits of the adder 1, the first inputs of the elements OR 2 through s elements And 3 of the first group are connected to tires 4 of the first addend. the device also contains a second group of elements And 7, an additional group of epithets And 8, an element of HE 9, a trigger 10 "on 11 of the second term and control buses 12. The tires 11 of the second term are connected to the second inputs of the elements AND LI 2 and also through epements NOT 9 n epementy And 8 additional groups are connected to the Third inputs of the terminals OR 2 One output of the trigger 10 is connected to the second inputs of the elements And 7 of the second group, and each other - to the second inputs: ELEMENTS And into the additional group. The first control bus 12 connects to the second inputs of elements I 3 of the first group, the flow control control bus 12 connects to the third inputs of the episodes I 7 and 8, and a third control bus is connected to the clock inputs of the trigger 5 and to the control input of the adder 1 12. Shpi shift of adder 1 provide a connection of the output of the first bit to the input of the second, the output of the second bit to the input of the third and the output of the fifth bit to the inputs of the first and fourth. In the device, the symmetric redundant binary number system with the digits / 2.1, О, 1,2 / is used to represent the operands. The digits 2.1, 1 and 2 are encoded respectively with three bits of the non-redundant binary code 101, 1J.O, OO1 and 010, and the digit O corresponds to the LLC or 111 code. Before performing the operation of addition, trigger 10 is set to one, and the bits of the adder 1 are set to the zero state. The terms on the inputs of the device come from the higher bits, with the i-bit code of the first term arriving at the beginning of each t-th calculation cycle, the i-th bit of the first term enters the tires of the first 4, and the i-th bit arrives at buses 11 of the second c. second term. In the process of addition, the elements AND 8 of the additional group are closed by the trigger 10. In each cycle of the addition, control signals are received alternately on the control bus 12. The first control signal separates the E 3 epemates of the first group and KOja of the next rank of the first term through the E 3 elements and the OR 2 elements are fed to the inputs of adder 1, which is summed with the code of this adder. Then, the control signal, the signal arriving at the second control bus 12, opens the Elements AND 7 of the second group and the next bit code of the second term present on the tires 11 of the second term enters the summation of the second control. In the process of summation, the transfer signal from the output of the last bit of adder 1 is fed to the input of the low order carry circuit of this adder. The control signal supplied to the third control bus 12 is used to shift the contents of the adder 1; When shifting, the code of the first digit of the adder 1 is recorded on the second, the code of the third digit of the digit - in the third, and of the same digit in the first and fourth bits. The value of the nth bit of the shift shift does not change. Simultaneously with the change to the triggers 5, the codes of the three most significant bits of summatf 1 are rewritten, which are the code of the next bit of the result. Before performing the subtraction operation, the trigger 10 is set to the zero state. In this case, in the process of calculating, the And 7 elements of the second group will be closed. In subtraction mode, the device works the same as in addition mode. The only difference is that on the second control signal, the elements AND 8 of the additional group are opened and in the accumulator 1 the summation of the contained total is combined with the inverse code of the next bit of the deductible present on the tires 11 of the second term. The inversion of the code of the next bit of the deductible impl is the elements of NOT 9. The bits of the operands entered into the device in the I m cycle have the weight of the 7th digit of the result, which are formed in the kth cycle, have a weight of 2; Therefore, to obtain a result with an accuracy of 2, it is necessary to perform 7J. + 2 calculation cycles. Operands in the device can be represented by non-redundant binary code, since {О, 1} (2,1,0,1,2). Thus, in a device, processes of one-by-one input of operands and the formation of a result are combined. This shortens the time of addition | subtraction of the numbers formed outside the device from the streams. The same form of representation of the operands and the result also allows it to be effectively aspol; call this device in a complex - With devices that allow the same form of information presentation, dp quickly execute a sequence of non-paralleled operations by calculating intermediate results, starting with the first bits. The invention The device for adding and subtracting numbers, containing the first and second groups of three elements AND, three elements OR five-digit adder, three flip-flops, the outputs of which are connected to the outputs of the device, the first input of the first flip-flop is connected to the output of the third digit of the adder, the inputs first three bits Koropoi o are connected to the output of the first element OR, the first inputs of the elements OR through the elements AND of the first group are connected to the tires of the first addend, and the second inputs of the elements OR are connected through the corresponding elements of the second group to the second component, the two controls are connected to each other the second inputs of the elements of the first and second groups, and a third of the control bus, with the control inputs of the triggers, that, in order to increase speed, the device contains three elements NOT; an evil group of three elements AND and a trigger setting, one output of which is connected to the third inputs of the elements AND of the first group, and the second to the first inputs of the elements AND of the additional group, the second inputs of the elements AND of the additional group are NOT connected to the information buses of the second addend, and the third is connected to the first control bus, and a third control bus is connected to the control input of the adder, the inputs of the three most significant bits of the adder are connected to the output of the first element OR, the outputs of The first and the second bits of the adder are connected respectively to the inputs of the second and third flip-flops, and the outputs of the AND elements of an additional group are connected to the corresponding inputs of the OR elements. Sources of information taken into account in the examination; 1. The author's certificate of the USSR NO 387631, кп, G О Р 7/385, 1971.
2.Патент США № 3083910, кп. 235165 , 1971.2. US patent number 3083910, CP. 235165, 1971.