SU447711A1 - Device for decoding a pulse code - Google Patents

Device for decoding a pulse code

Info

Publication number
SU447711A1
SU447711A1 SU1925789A SU1925789A SU447711A1 SU 447711 A1 SU447711 A1 SU 447711A1 SU 1925789 A SU1925789 A SU 1925789A SU 1925789 A SU1925789 A SU 1925789A SU 447711 A1 SU447711 A1 SU 447711A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
circuit
output
counter
trigger
Prior art date
Application number
SU1925789A
Other languages
Russian (ru)
Inventor
Станислав Дмитриевич Артамонов
Игорь Владимирович Белоусов
Игорь Тимофеевич Засядников
Николай Михайлович Тищенко
Сергей Михайлович Филиппов
Original Assignee
Предприятие П/Я А-1001
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1001 filed Critical Предприятие П/Я А-1001
Priority to SU1925789A priority Critical patent/SU447711A1/en
Application granted granted Critical
Publication of SU447711A1 publication Critical patent/SU447711A1/en

Links

Description

1one

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано в устрействах телемеханики дл  анализа признаке сообщений, а также в устройствах формирсжани  последсеательности операций, управл емых по программе с ЦВМ.The invention relates to the field of automation and computer technology and can be used in telemechanics devices for analyzing the indication of messages, as well as in a sequence of operations controlled by a program with a digital computer.

Известны устройства дл  кодирсшари  числоимпульснсго кода, содержащие счетчик , выходы которого соединены со входами дешифратора и схемы сравнени , схему временной задержки а регистр, входы которых соединены с шинами кода программы , а выходы регистра соединены со входами схемы сравнени , триггеры управлени , единичный вход которого соединен с одним из выход ж схемы сброса, другой выход которой соединен с установочным входом счетчика, нулевой выход триггера управлени  соединен со входом схемы сброса , схему ИЛИ , схему совпадени  и инвертер .There are known devices for a coding chip number pulse code containing a counter, the outputs of which are connected to the inputs of the decoder and the comparison circuit, a time delay circuit and a register, the inputs of which are connected to the program code buses, and the outputs of the register are connected to the inputs of the comparison circuit, control triggers, the single input of which is connected one of the output of the reset circuit, the other output of which is connected to the installation input of the counter, the zero output of the control trigger is connected to the input of the reset circuit, the OR circuit, the coincidence circuit and inv erter

Однако наличие в таком устройстве задающей двухтактной схемы записи информации в счетчик его быстродейс-рвие .However, the presence in such a device specifying a push-pull circuit for recording information into the counter of its speed-response.

Целью изобретени   вл етс  повышение быстродействи  устройства декодировани  чиспримпульсного кода.The aim of the invention is to increase the speed of the decoding device of the pulse number code.

Это достигаетс  тем, что в нем нулевой вход триггера управлени  и вход считывани  схемы сравнени  соединены через схему временной задержки с единичным выходом триггера управлени , соединенным с первым входом схемы ссжпадени , входна  шина устройства соединена с дополнительным входом схемы сброса и через инвертор - со вторым входом схемы совпадени , выход которой через схему ИЛИ соединен со входом счетчика, выход переполнени  последнего соединен С другим входом схемы ИЛИ, выход схемы сравнени  соединен со входс считьюани  дeшифpaтqpa.This is achieved by the fact that in it the control trigger zero input and the read input of the comparison circuit are connected via a time delay circuit to a single control trigger output connected to the first input of the fallout circuit, the device input bus is connected to the auxiliary input of the reset circuit and through the inverter to the second input a coincidence circuit, the output of which is connected via the OR circuit to the input of the counter, the overflow output of the latter is connected to another input of the OR circuit, the output of the comparison circuit is connected to the input of the qpa code.

На чертеже изображена функциональна  схема предлагаемого устройства.The drawing shows a functional diagram of the proposed device.

Устрсйство содержит счетчик 1, выхо ды которого соединены со входами дешифратора 2 и схемы сравнени  3, схему временной задержки 4 и регистр 5, входы которых соединены с Щ -шинами кода программы, а выходы регистра 5 соединены со входами схемы сравнени  3, триггер управлени  6, единичный вход 7 которого соединен с одним из выходов схемы сброса 8, другой выход которой соединен с установочным входом счетчика 1, нулевой выход триггера управлени  6 соединен с другим входом схемы сброса 8, схему ИЛИ 9, схему совпадени  10 и инвертор 11. При этом нулевой вход 12 триггера управлени  6 и вход 13 считывани  схемы сравнени  3 соединены через схему временной задержки 4 с единичным выходом 14 триггера управлени  6, соединенным с первым входом 15 схемы совпадени  10, входна  шина 16 устройства соединена с дополнительным входом 17схемы сброса 8 и через инвертор 11 - со вторым входом схемы совпадени  1О, выход которой через схему ИЛИ 9 соединен со входом 18 с: четчика 1, выход переполнени  19 последнего соединен с входом схемы ИЛИ 9, выход схемы сравнени  3 соединен со входом 20 считывани  дешифратора 2. Устройство содержит также шину 21 сброса и ft -шин выходных сигналов устройства. Устройство работает следующим образо В исходное состо ние схема устанавливаетс  импульсом низкого потенциала, пос тудаюшего по шине 21 сброса. При этом на выходе инвертора 11 высокий уровень потенциала, на входных шинах fn -разр дного кода программы и на входной шине 16 -устройства - .низкие уровни потенциалов . По окончании импульса сброса на выходах счетчика 1, на ft-выходах дешифратора 2, на выходе 14 триггера 6, йа входе 12 триггера 6 и на входе 13 схемы сравнени  3, на выходе схемы сброса 8 и на выходе схемы совпадени  10 устанав ливаетс  низкий потенциал, а на выходе схемы ИЛИ 9 и выходе 19 счетчика 1 высокий потенциал. .. Перед поступлением сигналов по входной шине 16 на шины fft -разр дного кода программы поступает код, соответствую ший чиспоимпульсному входному коду, при этом соответственно настраиваетс  и схема временной задержки 4. В момент поступлени  первого входного импульса по егь переднему фронту с одного выхода схемы сброса подаетс  дополнитель ный сигнал на установку в исходное COCTOS ние счетчика 1,а с долопнительного выхода на вход 7 триггера 6 - низкий потенц ал,о которого срабатывает триггер 6, на входе которого устанавливаетс  высокий потенциал, а на противоположном - низкий потенциал. При этом потенциалом с выхода 14 триггера 3 запускаетс  схема временной задержки 4. По заднему фронту входного сигнала схема сброса 8 заканчивает формирование сигнала Сброс на установку счетчика 1 в исходное состо ние и удерживаетс  в таком состо нии на все врем  работы схемы : временной; задержки 4 низким уровнем с нулевого плеча триггера 6. При этом че- рез инвертор 11, схему совпадени  10 и схему ИЛИ 9 на вход счетчика 1 постуг пает передний фронт первого импульса числоимпульсного кода. В последующие моменты поступлени  очередных входных сигналов по шине 16 по их переднему фронту схема сброса 8 и триггер 6 не измен ют своего состо ни , по заднему фронту осуществл етс  запись в счетчик 1 всего числоимпульсного кода. При поступлении ожидаемого числоимпульсного кода и сравнении с заданным по программе, который хранитс  в регис-рре пам ти 5, похиотовитс  к работе схема сравнени  3. В момент срабатывани  схемы времен ной задерлски 4 низким потенциалом с ее выхода триггер 6 устанавливаетс  по входу 12 в исходное состо ние и проводитс  опрос по входу 13 схемы сравнени  3, с выхода которой вырабатываетс  сигнал считывани  по входу 2О дещифратора 2. При этом на соответствующем одном из ft -выходов по вл етс  сигнал, соответст- вуюший входному числоимпульсному коду, а схема совпадени  Ю гвходу 15 и схе-)ма ИЛИ 9 будут установлены в исходное-. состо ние. При последующих мнс г-ократных анализах соответствующих числоимпульсных кодов схема устройства сбрасываетс  автоматически передним фронтом входного сигнала , поступающего по шине 16. В случае поступлени  искаженного числоимпульсного кода не срабатывает схема сравнени  3, а по опросному сигналу на входе 13 {со схемы временной задержки 4) не вырабатываетс  сигнал считывани  по входу 20 дешифратора 2 и, соответственно , на М- -выходах устройства не по вл етс  выходной сигнал. При переполнении счетчика 1 с выхода 19 низким потенциалом отключаетс  схема ИЛИ 9, запреща  поступление входных сигнале по щине 16. Таким образом, предлагаемое устройство , обеспечивающее запись информации в счетчик по заднему фронту входного сигнала , обладает повышенным быстродействием по счетному входу по с авнён1ию сThe device contains a counter 1, the outputs of which are connected to the inputs of the decoder 2 and the comparison circuit 3, the time delay circuit 4 and the register 5, the inputs of which are connected to the U-buses of the program code, and the outputs of the register 5 connected to the inputs of the comparison circuit 3, control trigger 6 , the single input 7 of which is connected to one of the outputs of the reset circuit 8, the other output of which is connected to the installation input of the counter 1, the zero output of the control trigger 6 is connected to another input of the reset circuit 8, the OR circuit 9, the coincidence circuit 10 and the inverter 11. zero in d 12 control trigger 6 and readout input 13 of the comparison circuit 3 are connected via a time delay circuit 4 to a single output 14 of a control trigger 6 connected to the first input 15 of the coincidence circuit 10, the input bus 16 of the device is connected to the auxiliary input 17 of the reset circuit 8 and through the inverter 11 - with the second input of the coincidence circuit 1O, the output of which through the OR circuit 9 is connected to the input 18 s: of the clock 1, the overflow output 19 of the latter is connected to the input of the circuit OR 9, the output of the comparison circuit 3 is connected to the input 20 of the decoder 2. The device erzhit also reset bus 21 ft-bus and the output signals of the apparatus. The device operates as follows. In the initial state, the circuit is established by a low potential impulse, which goes along the fault bus 21. At the same time, at the output of the inverter 11 there is a high potential level, on the input buses of the fn-discharge code of the program and on the input bus 16 of the device there are low potential levels. At the end of the reset pulse, at the outputs of counter 1, at the ft outputs of the decoder 2, at output 14 of trigger 6, at input 12 of trigger 6 and at input 13 of comparison circuit 3, low potential is set at the output of reset circuit 8 and output of coincidence 10 and the output of the circuit OR 9 and the output 19 of the counter 1 is a high potential. .. Before incoming signals on the input bus 16 to the fft-discharge bus of the program code, a code corresponding to the pulse-shaped input code is received, and the time delay 4 is tuned accordingly. At the time the first input pulse arrives at the leading edge from one output of the circuit reset, an additional signal is sent to the installation of counter 1 in the initial COCTOS, and from the additional input to input 7 of trigger 6, a low potential about which trigger 6 is triggered, at the input of which a high potential is set l, and on the opposite - low potential. In this case, the potential from output 14 of trigger 3 triggers time delay circuit 4. On the falling edge of the input signal, reset circuit 8 finishes generating a signal. Resetting counter 1 to its initial state and holding it in this state for the entire time the circuit has been running: temporary; delays 4 are low from the zero arm of the trigger 6. In this case, through the inverter 11, the coincidence circuit 10 and the OR circuit 9, the leading edge of the first pulse of the pulse code enters the input of the counter 1. At the subsequent moments of the arrival of successive input signals via bus 16, on their leading edge, the reset circuit 8 and trigger 6 do not change their state; on the falling edge, the total number of pulse code is written to counter 1. Upon receipt of the expected number-pulse code and comparison with the programmed one stored in the regis-memory of memory 5, the comparison circuit 3 will be satisfied. At the time the time delay 4 triggers a low potential from its output, trigger 6 is set to input 12 to the original state and polling is conducted at input 13 of comparison circuit 3, from the output of which a readout signal is generated at input 2O of decipheror 2. At the same time, a signal corresponding to the input pulse code will appear on the corresponding one of the ft outputs. y, and the coincidence circuit of Input 15 and the scheme OR 9 will be set to the original one. condition. In subsequent m-r analyzes of the corresponding number-pulse codes, the device circuit is reset automatically by the leading edge of the input signal coming through bus 16. In the case of a distorted number-pulse code, the comparison circuit 3 does not work, and the interrogation signal at input 13 (from the time delay circuit 4) no read signal is generated at input 20 of decoder 2 and, accordingly, no output signal appears on the M-outputs of the device. When counter 1 is overflowed from output 19, the low potential disconnects the OR 9 circuit, prohibiting the input of the input signal through the bus 16. Thus, the proposed device providing recording of information to the counter on the falling edge of the input signal has an increased speed on the counting input along with

SU1925789A 1973-05-16 1973-05-16 Device for decoding a pulse code SU447711A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1925789A SU447711A1 (en) 1973-05-16 1973-05-16 Device for decoding a pulse code

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1925789A SU447711A1 (en) 1973-05-16 1973-05-16 Device for decoding a pulse code

Publications (1)

Publication Number Publication Date
SU447711A1 true SU447711A1 (en) 1974-10-25

Family

ID=20554750

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1925789A SU447711A1 (en) 1973-05-16 1973-05-16 Device for decoding a pulse code

Country Status (1)

Country Link
SU (1) SU447711A1 (en)

Similar Documents

Publication Publication Date Title
US4160154A (en) High speed multiple event timer
SU447711A1 (en) Device for decoding a pulse code
RU2013804C1 (en) Multichannel priority device
SU425360A1 (en) COUNTER OF BINARY POSITION CODE COUNTERS
SU411628A1 (en)
SU1164890A1 (en) Device for converting codes
SU1108438A1 (en) Device for detecting extremum number
SU514411A1 (en) Stepper motor control device
SU1150760A1 (en) Device for counting number of pulses
RU2006926C1 (en) Device for analog data input in digital computer
SU1096651A1 (en) Device for detecting errors in parallel n-unit code
SU1249521A1 (en) Device for checking order of running program modules
SU1109732A1 (en) Information input device
SU1612269A1 (en) Apparatus for recording information from coordinate chamber
SU1179317A1 (en) Device for sorting numbers
SU1080165A1 (en) Information readout device
SU1174919A1 (en) Device for comparing numbers
SU444177A1 (en) Device for recording random pulses
SU1591192A1 (en) Code checking device
SU766015A1 (en) Level distributing device
SU1691826A1 (en) A timer
RU2006920C1 (en) Device for priority interrupts
SU1709293A2 (en) Device for information input
SU1196849A1 (en) Device for sorting information
SU1599858A1 (en) Device for cyclic interrogation of initiative signals