SU1096651A1

SU1096651A1 - Device for detecting errors in parallel n-unit code

Info

Publication number: SU1096651A1
Application number: SU823472742A
Authority: SU
Inventors: Николай Тимофеевич Музыченко; Олег Николаевич Музыченко
Original assignee: Ленинградское Высшее Артиллерийское Командное Училище Им.Красного Октября
Priority date: 1982-07-16
Filing date: 1982-07-16
Publication date: 1984-06-07

Abstract

УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК В ПАРАЛЛЕЛЬНОМ -РАЗРЯДНОМ КОДЕ, содержащее регистр сдвига, дешифратор и элемент И, причем информационные входы сдвига и записи регистра вл ютс соответственно информационными входами, тактовым входом и входом записи устройства, выходы младших (ц-К) разр дов регистра сдвига соединены с входами дешифратора , отличающее с тем, что, с целью расширени его функциональных возможностей за счет обеспечени возможности контрол информации в кодах К из п , в устройство введен регистр и элемент ИЛИ, причем выходы К старших разр дов регистра сдвига соедине{ш с информационными входами регистра, выход дешифратора соединен с первыми входами элем-ентов И и ИЛИ, выход регистра соединен со вторыми входами элементов И и ИЛИ, выходы «оторых вл ютс соответствен3 но контрольньн выходом и выходом конца контрол устройства, вход пуска устройства соединен с входом разрешени записи регистра. со 9) 9) onA DEVICE FOR DETECTING ERRORS IN A PARALLEL-DISCHARGE CODE containing a shift register, a decoder and an AND element, the information shift inputs and the register entries being the information inputs, clock input and input recording device, the outputs of the lower (q-K) bits of the shift register, respectively connected to the inputs of the decoder, characterized in that, in order to expand its functionality by providing the ability to control information in the K codes of n, the register and the OR element are entered into the device, and the outputs To the upper bits of the shift register are connected to the information inputs of the register, the output of the decoder is connected to the first inputs of the AND and OR elements, the output of the register is connected to the second inputs of the AND and OR elements, the outputs of which are respectively the control output and output the device control end, the device start input is connected to the register write enable input. from 9) 9) on

Description

f Изобретение относитс к автоматике и вычислительной технике и мОжет использоватьс дл построени различ ных устройств обработки дискретной информации. Известна схема контрол двух линий из шести, котора содержит первую логическую схему, входы которой соединены соответственно с двум из шести линий, вторую логическую схему , входы которой соединены соответственно с выходом первой логической схемы и третьей входной шиной, а так же третью, четвертую и п тую логичес кие схемы, соединенные аналогичным образом lj . Недостатками этого устройства вл ютс мал111е функциональные возможности , так как устройство позвол ет контролировать только код 2 из 6, а также мала надежность функционировани ввиду аналогового принципа работы . Наиболее близким к изобретению по технической сущности вл етс уст ройство дл контрол параллельного двоичного кода на четность, содержащее два элемента И, регистр сдвига и триггер 2j . Недостаток известного устройства состоит в ограниченности его функциональных возможностей. Устройство мо жет вести контроль по четности, но не может вести контроль информации в кодах К из п . Целью изобретени вл етс расширение функциональных возможностей устройства за счет обеспечени контрол информации в кодах К из И . Поставленна цель достигаетс тем что в устройство дл обнар гженн ошибок в параллельном г) -разр дном коде, содержащее регистр сдвига, дешифратор и элемент И, причем информационные входы сдвига и записи регистра вл ютс соответственно ин формационньми входами, тактовым входом и входом записи устройства, выходы младших (f1-K) разр дов регистра сдвига соединены с входами дешифрато ра, введен регистр и элемент ИЛИ, причем выходы К старших разр дов регистра сдвига соединены с информа ционными входами регистра, выход дешифратора соединен с первыми вход ми элементов И и ИЛИ, выход регистр пам ти соединен со вторыми входами элементов И и ИЛИ, выходы которых 51 вл ютс соответственно контрольным В1з1ходом и выходом конца контрол устройства, вход пуска устройства соединен с входом разрешени записи регистра. На фигр 1 изображена структурна схема предлагаемого устройства; на фиг. 2 - схема регистра. Предлагаемое устройство содержит регргстр 1 сдвига, дешифратор 2, регистр 3, элемент И 4 и элемент ИЛИ 5. Первые (п-К) выходов (выходы первых (п-К) разр дов) регистра 1 сдвига соединены с входами дешифратора 2, а остальные К выходов - с входами регистра 3, выход которого, а также выход блока 2 контрол обнулени соединены с входами элемента И 4 и элемента ИЛИ 5. Устройство имеет вход 6 разрешени записи, тактовый вход 7, информационный вход 8, выход 9 контрол и выход 10 конца контрол устройства и вход 11 пуска устройства . Дешифратор 2 контрол обнулени может быть вьшолнен в виде элемента И, соединенного входами с инверсными выходами первых (п-К) разр дов регистра 1 сдвига (первым вл етс крайний левый разр д), либо в виде элемента И с инверсными входами, соединенного с пр мыми выходами первых (Г|-К) разр дов регистра 1 сдвига. Регистр 3 может быть выполнен (фиг. 2) в виде К блоков 12. Первый вход каждого блока соединен с входом регистра, а второй -- с вторым выходом предыдущего блока 12. Вход сброса регистра 3 соединен с входом 11 З стройства. Второй вход первого блока 12 соединен с входом 11 пуска устройства , а второй - с вторым выходом предыдущего блока 12, Каждый блок 12 состоит из триггера 13, соединенного пр мым входом с выходом элемента И 14, первый вход которого вл етс первым входом блока, а второй соединен с первым входом элемента И 15 и вторым входом блока. Второй вход элемента И 15 соединен с пр мым выходом триггера 13, ЯВЛЯЮ1ЦИМСЯ первым вьшодом блока, выход элемента И 15 вл етс вторым выходом блока. Инверсные входы всех триггеров 13 соединены с входом 16 сброса регистра. Выходом ,. регистра пам ти вл етс выход блока 12 К.f The invention relates to automation and computing and can be used to build various devices for processing discrete information. The known control circuit of two lines of six, which contains the first logic circuit, the inputs of which are connected respectively to two of the six lines, the second logic circuit, the inputs of which are connected respectively to the output of the first logic circuit and the third input bus, as well as the third, fourth and n This logical scheme, connected in a similar way lj. The disadvantages of this device are the low functionality, since the device allows you to control only code 2 of 6, as well as low reliability of operation due to the analog principle of operation. The closest to the invention to the technical essence is a device for controlling a parallel binary parity code containing two elements AND, a shift register and a trigger 2j. A disadvantage of the known device is the limited functionality. The device can control parity, but cannot control information in the K codes of p. The aim of the invention is to expand the functionality of the device by providing control information in the K codes of I. The goal is achieved by the fact that the device for detecting errors in parallel g) -discharge code, containing the shift register, the decoder and the element And, and the information inputs shift and register are respectively input inputs, clock input and input recording device, the outputs of the lower (f1-K) bits of the shift register are connected to the inputs of the decoder, the register and the OR element are entered, and the outputs of the high bits of the shift register are connected to the information inputs of the register, the output of the decoder is connected to the first inputs of the AND and OR elements, the output of the memory register is connected to the second inputs of the AND and OR elements, the outputs of which 51 are respectively the control input and the output of the control end of the device, the device start input is connected to the register write enable input. Figure 1 shows the structural diagram of the proposed device; in fig. 2 - register scheme. The proposed device contains regrgstr 1 shift, decoder 2, register 3, element 4 and element OR 5. The first (PK) outputs (outputs of the first (PC) bits) of the shift register 1 are connected to the inputs of the decoder 2, and the rest To the outputs - with the inputs of the register 3, the output of which, as well as the output of the zero control unit 2, is connected to the inputs of the AND 4 element and the OR 5 element. The device has a recording resolution input 6, a clock input 7, an information input 8, a control output 9 and an output 10 the end of the control device and input 11 start the device. The descrambler 2 of the zero control can be implemented as an AND element, connected by inputs to the inverse outputs of the first (p-K) bits of the shift register 1 (the first one is the leftmost bit), or as an AND element with inverse inputs connected to the our outputs of the first (G | -K) bits of the register 1 shift. Register 3 can be executed (FIG. 2) in the form of K blocks 12. The first input of each block is connected to the register input, and the second one is connected to the second output of the previous block 12. The reset input of the register 3 is connected to the input 11 of the device. The second input of the first block 12 is connected to the start input 11 of the device, and the second to the second output of the previous block 12. Each block 12 consists of a trigger 13 connected by a direct input to the output of an AND 14 element, the first input of which is the first input of the block, and the second is connected to the first input element And 15 and the second input of the block. The second input of the element 15 is connected to the direct output of the trigger 13, is the first output of the block, the output of the element 15 is the second output of the block. The inverse inputs of all triggers 13 are connected to the input 16 of the reset register. The exit,. the memory register is a 12 K output.

Первый вход первого блока 12-1 соедин етс с выходом последнего . П-го разр да регистра 1 сдвига, вход блока 12-2 с выходом (П-1)-го разр да триггера 1 сдвига и т.д., вход блока 12-К соединен с выходом (п-К+ +1)-го разр да регистра сдвига. Второй вход блока 12-1 либо соедин етс с первым, либо не используетс .The first input of the first unit 12-1 is connected to the output of the latter. The Pth bit of the shift register 1, the input of the block 12-2 with the output of the (P-1) th bit of the trigger 1 shift, etc., the input of the block 12-K is connected to the output (nK + +1) th bit yes shift register. The second input of the block 12-1 is either connected to the first or not used.

Функционирование предлагаемого устройства происходит следующим образом .The operation of the proposed device is as follows.

В исходном состо нии регистр 3 и регистр 1 сдвига сброшены. На вход 6 разрешени записи регистра 1 сдвига подаетс сигнал разрешени записи при этом в регистр 1 записываетс Код с входов устройства 8. По окончании сигнала разрешени записи на вход 7 устройства, вл ющийс входом сдвига регистра 1 сдвига, подаютс тактовые импульсы. При подаче каждого тактового импульса код в регистре 1 сдвига сдвигаетс на один разр д вправо. При по влении единичного потенциала на выходе последнего П-го разр да регистра 1 сдвига он записьгоаетс в первый разр д регистра 3, при этом разрешаетс запись кода в его второй разр д. При по влении единичного потенциала на выходе (Ц-1)-го разр да регистра 1 сдвига он записываетс во второй разр д регистра 3, при этом разрешаетс запись кода в его третий разр д и т.д Если единичный потенциал по вл етс сразу на нескольких очередных выходах регистра 1 сдвига, то он записываетс сразу во все соответствующие (разр ды регистра 3, при этом разрешаетс запись кода в его очередной разр д.In the initial state, register 3 and shift register 1 are reset. At the input 6 of the write resolution of the shift register 1, the write enable signal is sent to the register 1. The code from the inputs of the device 8 is written. At the end of the write enable signal, the input 7 of the device, which is the shift input of the shift register 1, is supplied with clock pulses. When each clock pulse is applied, the code in shift register 1 is shifted one bit to the right. When a unit potential appears at the output of the last Nth bit of register 1 of the shift, it is written into the first bit of register 3, and the code is written into its second bit. When a unit potential at the output (D-1) of the bit of shift register 1 is written to the second bit of register 3, while writing code to its third bit is allowed, etc. If a single potential appears on several successive outputs of shift register 1, then it is written to all relevant (register bits 3, while the bit There is a code entry in its next discharge.

Функционирование происходит таким образом до по влени единичного потенциала на выходе дешифратора или регистра 3 (на вьосоде его К-го разр да ) или на том и другой вместе. Один или два единичных потенциала, поступа на входы элемента ИЛИ 5, вызывают на его выходе 10 единичный потенциал, свидетельствующий об окончании цикла контрол . Контрольным выходом устройства вл етс выход 9 элемента И 4. Единичный потенциал на его выходе по вл етс только в том случае, когда на обоих входах имеютс единичные потенциалы, т.е.The operation takes place in this way until the appearance of a single potential at the output of the decoder or register 3 (at the output of its K-th bit) or both. One or two unit potentials, arriving at the inputs of the element OR 5, cause at its output 10 a unit potential, indicating the end of the control cycle. The control output of the device is the output 9 of the element And 4. A single potential at its output appears only when there are unit potentials at both inputs, i.e.

единичные потенциалы имеютс на выходе дешифратора 2 и выходе регистра 3. Единичный потенциал по вл етс на выходе дешифратора 2 только при наличии на пр мых выходах первых (П-К) разр дов регистра 1 сдвига нулевых потенциалов. Единичный потенциал на выходе регистра 3 по витс только в том случае, когда на все его входы последовательно от 1-го до К-го поступили единичные потенциалы , что имеет место в том случае, когда в контролируемом коде имеетс К или более единичных разр дов. Таким образом, единичный потенциал на обоих входах элемента И 4 имеетс только в том случае, если первые (п-К) разр дов регистра 1 сдвига обнулены , а на входы регистра 3 при этом поступило ровно К единичных потенциалов (и записалось в него), что имеет место лишь в том случае, когда в коде, записанном в регистр сдвига имелось ровно К единиц. Выходной сигнал на выходе элемента И 4 по вл етс одновременно с сигналом на выходе 10 элемента ИЛИ 5. При это либо он должен считыватьс в течение интервала времени до прихода очередного тактового импульса на вход 7 устройства, либо сигналом с выхода элемента ИЛИ 5 должна осуществл тьс блокировка подачи тактовых импульсов Последнее может быть осуществлено путем установки на входе 7 устройств элемента И, с инверсным входом которого соедин етс выход элемента ИЛИ 5, а на пр мой вход подаютс тактовые импульсы.unit potentials are present at the output of the decoder 2 and the output of register 3. A unit potential appears at the output of the decoder 2 only when the first (P – K) bits of the register 1 shift of zero potentials are present on the direct outputs. The unit potential at the output of register 3 is only in the case when all its inputs successively have unit potentials from 1 to K-th, which is the case when there is K or more unit bits in the controlled code. Thus, the unit potential at both inputs of the AND 4 element is only if the first (p-K) bits of the shift register 1 are set to zero, and exactly K of the single potentials has been received at the inputs of the register 3, and which takes place only in the case when in the code written to the shift register there were exactly K units. The output signal at the output of the AND 4 element appears simultaneously with the signal at the output 10 of the element OR 5. At this, either it must be read during the time interval before the next clock pulse arrives at the input 7 of the device, or the signal from the output of the element OR 5 must be blocking the supply of clock pulses. The latter can be accomplished by setting the input of the 7 devices of the AND element, with the inverse input of which connects the output of the OR 5 element, and the forward input of the clock pulses.

После окончани цикла работы устройства и считьшани информации дл возобновлени его работы необходимо сбросить регистр 3 пам ти и записать код с входов 8 в регистр 1 сдвига. Последнее может осуществл тьс одновременно при соединении входа 6 разрешени записи регистра 1 сдвига с входом 11 сброса регистра 3 пам ти . В противном случае требуетс одновременно со сбросом регистра 3 пам ти производить сброс регистра 1 сдвига.After the end of the cycle of operation of the device and reading the information in order to resume its operation, it is necessary to reset the register 3 of the memory and write the code from the inputs 8 to the register 1 of the shift. The latter can be carried out simultaneously by connecting the input 6 of the write resolution of the shift register 1 to the reset input 11 of the memory register 3. Otherwise, it is required simultaneously with the reset of the memory register 3 to reset the shift register 1.

Предлагаемое устройство обеспечивает расширение функциональных возможностей , так как обеспечивает обнаружение ошибок в коде любой разр дности с любым весом К.The proposed device provides enhanced functionality, as it provides error detection in the code of any size with any weight K.

12-112-1

12-212-2

Фш.гFsh.g

Claims

DEVICE FOR DETECTING ERRORS IN A PARALLEL ή-DISCHARGE CODE, containing a shift register, a decoder and an AND element, moreover, the information inputs of the shift and the register entries are respectively the information inputs, the clock input and the input of the device record, the outputs of the least significant (t ~ K) bits of the register the shift is connected to the inputs of the decoder, characterized in that, in order to expand its functionality by providing the ability to control information in the codes K from and, a register and an OR element are entered into the device, and the output s To the upper digits of the shift register are connected to the information inputs of the register, the decoder output is connected to the first inputs of the AND and OR elements, the register output is connected to the second inputs of the AND and OR elements, the outputs of which are respectively the control output and the output of the end of the device control, the device start input connected to the register enable permission input.

> ------------------------------------------------>

Fog 1

109665