SU766015A1

SU766015A1 - Level distributing device

Info

Publication number: SU766015A1
Application number: SU782679943A
Authority: SU
Inventors: Юон Ионашевич Попше; Владимир Минович Писарчук; Светлана Константиновна Шиденко
Original assignee: Предприятие П/Я А-1221
Priority date: 1978-10-31
Filing date: 1978-10-31
Publication date: 1980-09-23

Description

Изобретение относитс к импульсной технике и может быть использовано в дискретной автоматике.The invention relates to a pulse technique and can be used in discrete automation.

Известно устройство, содержащее 5 счетчик, коммутатор, несколько дешифраторов , входы которых соединены с выходами счетчика l . Недостаток устройства - недостаточна помехоустойчивость .10A device containing 5 counter, switch, several decoders, the inputs of which are connected to the outputs of the counter l. The disadvantage of the device is insufficient noise immunity .10

Известно также устройство-распределитель уровней, содержащий счетчик, выходы которого соединены с соответствующими входами первого и второго дешифраторов, выход последнего раз- 5 р да счетчика соединен с тактовым входом счетного триггера, выходы которого соединены с входами стробировани дешифраторов 2 .It is also known a level distributor device comprising a counter, the outputs of which are connected to the corresponding inputs of the first and second decoders, the output of the last 5th row of the counter is connected to the clock input of the counting trigger, the outputs of which are connected to the inputs of the decoders 2.

Недостаток устройства - недоста- 20 точна помехоустойчивость.The disadvantage of the device is not enough noise immunity.

Цель изобретени - повышение помехоустойчивости устройства.The purpose of the invention is to improve the noise immunity of the device.

Это достигаетс тем, что в устройство , содержащее регистр, выходы ко- 25 торого соединены с соответствующими входами первого и второго дешифраторов , введены первый, второй и третий RS-триггеры, элемент И, два инвертора , входы S первого и второго НЭ-триг дThis is achieved by the fact that in the device containing the register, the outputs of which are connected to the corresponding inputs of the first and second decoders, the first, second and third RS-flip-flops, element I, two inverters, inputs S of the first and second NE-trig

геров соединены с входами управлени устройства, тактовые входы первого и второго RS-триггеров соединены с выходами последних разр дов соответственно первого и второго дешифраторов , выходы первого и второго RSтриггеров соединены соответственно с S- и R-входами третьего RS-триггера, пр мой и инверсный выходы которого соединены соответственно с первым входом и вторым входом элемента И и через инверторы - со входами стробировани соответственно первого и второго дешифраторов, выход элемента И соединен со входом установки в начальное состо ние регистра.The geers are connected to the control inputs of the device, the clock inputs of the first and second RS-flip-flops are connected to the outputs of the last bits of the first and second decoders, respectively, the outputs of the first and second RS-triggers are connected to the S- and R-inputs of the third RS-flip-flop, direct and inverse respectively the outputs of which are connected respectively to the first input and the second input of the element I and through the inverters to the inputs of the gating, respectively, of the first and second decoders, the output of the element I is connected to the input of the installation in the initial state of the register.

На фиг. 1 представлена принципиальна схема устройства; на фиг.2 импульсна диаграмма работы устройства .FIG. 1 is a schematic diagram of the device; 2 a pulse diagram of the device operation.

Устройство содержит регистр 1, выходы которого соединены с соответствующими входами первого 2 и второго 3 дешифраторов, первый 4, второй 5, третий 6 RS-триггеры, выходы триггеров 4 и 5 соединены соответственно со входами R и S триггера 6, пр мой выход которого соединен с первым входом элемента И 7 и через инвертор ВThe device contains a register 1, the outputs of which are connected to the corresponding inputs of the first 2 and second 3 decoders, the first 4, the second 5, the third 6 RS-flip-flops, the outputs of the flip-flops 4 and 5 are connected respectively to the inputs R and S of the flip-flop 6, the direct output of which is connected with the first input element And 7 and through the inverter B

со входом 9 стробировани дешифратора 2, инверсный выход триггера 6 соединен со BTOpbnv входом элембита И 7 и через инвертор 10 со входом 11 . стробировани дешифратора 3, выход элемента И 7 соединен со входом 12 установки О регистра 1, S-входы триггеров 4 и 5 соединены со входами управлени 13 и 14 соответственно, тактовые входы с соответствузощими выходами последних разр дов дешифратора .with an input 9 of the gate of the decoder 2, the inverse output of the trigger 6 is connected to the BTOpbnv input of the And 7 element and through the inverter 10 with the input 11. gating decoder 3, the output of the element And 7 is connected to the input 12 of the installation O register 1, the S inputs of the flip-flops 4 and 5 are connected to the control inputs 13 and 14, respectively, the clock inputs with the corresponding outputs of the last decoder bits.

Устройство работает следующим образом .The device works as follows.

При изменении состо ни регистра мен етс код, вырабатываемый дешиф1раторами в зависимости от наличи сигнала логической 1 на выходе 9 или 11 включаетс тот или иной дешифратор . Если управл ющий сигнал на входе 14 по вл етс во врем работы распределител по сигналу, поступившему на вход 13, то коммутирующий триггер 5 устанавливаетс в состо ние единица, но триггер 6 сохран ет свое прежнее состо ние до конца цикла работы по первому управл ющему сигналу и по окончании этого цикла измен ет свое состо ние. При этом на вход 11 поступает разрешающий сигнал и начинаетс генераци кода вторым дешифратором. По окончании этого цикла сигналом с выхода последнего разр да второго дешифратора триггер 5 устанавливаетс в начальное следующее состо ние.When the state of the register changes, the code generated by the decoders, depending on the presence of a logical 1 signal at output 9 or 11, includes one or another decoder. If the control signal at input 14 appears during the operation of the distributor for the signal received at input 13, then the switching trigger 5 is set to state one, but the trigger 6 remains in its previous state until the end of the operation cycle on the first control signal and at the end of this cycle changes its state. In this case, an enable signal arrives at the input 11 and the code generation by the second decoder begins. At the end of this cycle, the signal from the output of the last bit of the second decoder trigger 5 is set to the initial next state.

При совпадении по времени входных управл ющих импульсов срабатывает одна определенна группа каналов (в зависимости от быстродействи соответствующих триггеров: триггер 4 триггер 6, триггер 5 - триггер 6), а друга ждет, так как соответствующий ей сигнал управлени запоминаетс триггером 4 (5). При отсутствии или редком по влении управл ющих входных сигналов распределитель удерживаетс по шине 12 в исходном состо нии единичным потенциашом от элемента И 7 .When the input control pulses coincide in time, one definite group of channels is triggered (depending on the speed of the corresponding triggers: trigger 4, trigger 6, trigger 5 - trigger 6), and waits for the other, as the corresponding control signal is remembered by trigger 4 (5). In the absence or rare occurrence of control input signals, the distributor is held along the bus 12 in the initial state with a unit potentias from the AND 7 element.

Технико-экономический эффект от использовани изобретени заключаетс в следующем.The technical and economic effect of using the invention is as follows.

Предлагаемый распределитель отличаетс повышенной помехоустойчивость при управл емой коммутации его выходов . Это достигнуто благодар введению в распределитель новых элементов обеслечиваклцих устойчивую его работуThe proposed distributor is characterized by increased noise immunity in the controlled switching of its outputs. This is achieved through the introduction of a sustainable treatment to the distributor of new elements.

независимо от перекрыти по времени входных управл пощих сигналов. Приоритет по ко1Ф1утации той или другой каналов распределител имеет тот управл ющий сигнал, который поступает по времени первым. Одновременна работа двух групп выходов схемой исключена. Коммутаци выходов распределител выполн етс в пор дке очередности без взаимного отрицательного вли ни в соответствии с пор дком поступлени коммутирующих входных импульсов.regardless of the overlap in time of the input control signals. The priority of the combination of one or another distributor channels has that control signal, which arrives first in time. Simultaneous operation of two groups of outputs is excluded. The switching of the outputs of the distributor is performed in the order of priority without mutual negative influence in accordance with the order of arrival of the switching input pulses.

Распределитель особенно эффективно используетс в асинхронно-синхронной системе передачи данных дл сн ти информации с буферной пам ти,когда одновременное поступление синхронных и асинхронных управл кицих сигналов должно быть исключено. Устройство обеспечивает это с высокой степенью достоверности, что подтверждаетс результатами испытаний.The distributor is especially efficiently used in the asynchronous-synchronous data transmission system for removing information from the buffer memory, when simultaneous receipt of synchronous and asynchronous control signals should be excluded. The device provides this with a high degree of confidence, which is confirmed by the test results.

Claims

1. Authors svetstvatelstvo USSR 362477, cl. H 03 K 17/62, 1971.

2. Bukreev and others. Microelectronic circuits of digital devices, M., 1975, p. 269.