SU419938A1 - Устройство для определения закона распределения ошибок преобразователейугол-код - Google Patents

Description

1

Предложенное устройство относитс  к области автоматики и вычислительной техники и предназначено дл  определени  закона распределени  ошибок ;преобразователей уголкод .

Известно устройство, позвол ющее автоматически определить распределение ошибок преобразователей угла в код. Его недостаток весьма сложна  функциональна  схема, содержаща  кроме узлов, примен емых при автоматическом определении ошибок преобразователей , сумматор, несколько двоичных счетчиков, регистр и т. д.

Целью изобретени   вл етс  повышение надежности работы устройства.

Предложенное устройство отличаетс  от известного существенно более простой логической схемой, а, следовательно, более надежно .

На чертеже нриведена функциональна  схема предложенного устройства.

Она содержит испытуемый преобразователь 1 угол-код, привод 2 равномерной скорости, блок 3 реальных сигналов, блок 4 эталонных сигналов, схемы «НЕТ 5 и 6, схемы «ИЛИ 7-9, схемы «И 10-12, интервальные схемы «И 13-18, счетный триггер 19, триггеры 20 и 21, стабилизированный генератор импульсов 22, делитель частоты 23, счетчик 24, интервальные счетчики 25-30, дешифратор 31, дифференцирующие блоки 32 и 33 и блоки задержки 34-36.

Испытуемый преобразователь 1 жестко св зан с приводом 2 равномерной скорости. С выходами преобразовател  1 соединен блок 3 реальных сигналов, назначение которого вырабатывать импульс в момент смены кода в преобразователе 1. Задачи блока 4 эталонных сигналов - формировать импульсы в расчетные моменты смены кода преобразовател . Выходы блоков 3 и 4 через схемы «НЕТ 5 и 6 подключены ко входам схемы «ИЛИ 7, выход которой соединен со счетным входо.м триггера 19. Первый вы.ход триггера 19 подключей ко входам схем «И 10 и 11, вторые входы которых соединены через блоки задержки 35 и 36 с выходами схем «НЕТ 5 и 6, соответственно . Выходы схем «Н 10 и 11 соединены с нервыми входами триггеров 20 н 21, вторые

входы которых подключены ко второму выходу триггера 19.

Первые выходы триггеров 20 и 21 соединены со входами схемы «ИЛИ 8, выход которой подключен ко входу схемы «И 12, соединенной вторым входом со стабилизированным генератором имп льсов 22, а выходы - через делитель частоты 23 со счетным входом счетчика 24. Выходы разр дов счетчика 24 соединены со входамн дешифратора 31, выходы

которого пронорционально весу числа соединеиы с первыми входами интервальных схем «И 13-15 и , соогветственно. Вторые входы схем «И 13-15 подключеиы через диффере1шируюш ,ий блок 32 ко второму выходу триггера 20. Аналогично вторые входы схем «И 16-18 через дифференцирующий блок 33 соединены со вторым выходом триггера 21.

Выходы схем «Pi 13-18 -подключены каждый к соответствующему интервальному счетчику 25-30, а также все вместе - ко входа.м схемы «ИЛИ 9, выход которой через блок задержки 34 подключен ко входам установки делител  частоты 23 и счетчика 24.

Устройство работает следующим Образом.

Испытуемьи преобразователь 1 приводитс  с помощью привода 2 в равномерное вращение . При этом на выходе блока 3 реальных слггналов формируютс  сигналы в моменты чл.сны кода испытуемого преобразовател . Ълок 4 эталонных сигнало1В, сипхронизированпый с блоком 3, формирует импульсы в расчетные моменты смены кода преобразовател . Разница во времени между имлульсами с выходов блоков 3 и 4 характеризует величину и знак ошибки воспроизведени  каждого кванта.

Временные интервалы, соответствующие ошибкам разного знака, фиксируютс  с помощью триггеров 20 и 21. Формирование этих интервалов осуществл етс  с помощью счетиого триггера 19, восприпил:ающего сигналы с выхода схемы «ИЛИ 7, на входы которой через схемы «НЕТ 5 и 6 подаютс  импульсы с выходов блоков 3 и 4. Схемы «НЕТ 5 и 6 служат дл  того, чтобы при совпадении этих и.мпульсов во времени на выходе схемы «ИЛИ 7 не возникало сигнала, так как в противном случае на вход триггера 19 вместо двух поочереди следующих сигналов будет поступать лишь один, что парущит правильное функционирование устройства.

Если первым пришел сигнал с блока 4 и триггер 19 изменил свое исходное состо ние, то срабатывает схема «И 10, в результате чего переключаетс  в новое состо ние триггер 20. С приходом следующего сигнала с выхода блока 3 триггер 20 возвращаетс  в исходное состо ние. Таки.м образом, схема «И 12 оказываетс  открытой па врем , равное отрезку времени между импульсами, поступающими с блоков 3 и 4.

Если первым ирищел сигнал с блока 3, то аналогично описанному работает схема «И 11 и триггер 21, который воздействует на схемы «ИЛИ 8 и «И 12. В предыдущем и в этом случа х врем  открытого состо ни  схемы «И 12 определ ет величипу ощибки в каждом кванте без учета ее знака. Блоки задержки 35 и 36 необходимы дл  того, чтобы григгер 19 успел зан ть новое положение, прежде чем сигнал с выхода схемы «НЕТ 5 или «НЕТ 6 попадет на вход схемы «И 10 или «И 11.

В момент открывани  схемы «И 12 импульсы стабилизированного генератора импульсов 22 через делитель частоты 23 начинают подсчитыватьс  в счетчике 24. Врем  между соседними импульсами на выходе делител  частоты 23 определ ет стенень квантовани  ощибки испытуе.мого нреобразовател  в каждой границе смены его кода. Зна  величину максимальной ощибки преобразовател  и соответствующее ей число в счетчике 24, нетрудно определить в момент закрывани  схемы «И 12 (с точностью до погрешности квантовани ) измер емую ошибку в каждом кванте преобразовател .

Ра.спределепие измеренных ошибок по образованным , таким образом, интервалам осуществл етс  с помощью дешифратора 31, выходы которого подключены к двум группа.м интервальных схем «И 13-15 и «И 16-18. Кажда  группа соответствует определенному знаку измер емой ошибки, а кажда  схема «И в группе - определепному временному интервалу, с которых сравниваетс  временной интервал каждой измер емой ошибки. Так, схема «И 13 (16) соответствует интервалу , условно равному одной единице, схема «И 14 (17)- двум единицам и т. д. Момент определени  величины и знака измер емой ошибки соответствует возвращению триггеров 20 и 21 в исходное положение, что вызывает по вление сигналов на выходе дифференцирующих блоков 32 и 33. В зависимости от возникшего сочетани  сра батывает одна из схем «И 13-18, что определ ет прохождепие :: соответствующий интервальный счетчик 25- 30 сигнала о величине и знаке ошибки воспроизведени  данного кванта испытуемого преобразовател .

Таким образом, дл  каждого кванта преобразовател  формируетс  импульс, подсчитываемый каким-либо из интервальных счетчиков 25-30 в зависимости от припадлежности измер емой ошибки к одному из интервалов . Число, записанное в счетчиках, соответствует распределению измер емой ощибки иопытуе.мого преобразовател .

После окончани  измерени  ошибки очередного кванта преобразовател  срабатывает схема «ИЛИ 9, в результате чего сбрасываютс  в нулевое положение делитель частоты 23 и счетчик 24, подготавлива  схему к из .epeнию ошибки следующего кванта. Блок задержки 34 необходим дл  устойчивой работы устройства.

П р е .п м е т изобретени 

Устройство дл  определени  закона распределени  ошибок преобразователей уголкод , содержащее привод равиомерной скорости , жестко св занный с валом испытуемого преобразовател , подключенный к преобразователю блок реальных сигналов, выход которого через первую схему «НЕТ соединен с первым входом первой схемы «ИЛИ, блок эталонных сигналов, подключенный через вторую схему «НЕТ ко второму входу первой схемы «ИЛИ, выход которой соединен со входом счетного триггера.

интервальные счетчики, подключенные своими входами к выходам интервальных схем «PI, стабилизированный генератор импульсов и делитель частоты, отличающеес  тем, что, с целью новышени  надежности работы устройства, в него введены счетчик, дешифратор , триггеры, дифференцирующие блоки, блоки задержки, схемы «И и «ИЛИ, цричем первый выход счетного триггера подключен к первым входам первой и второй схем «И, вторые входы которых соединены через блоки задержки соответственно с выходами первой и второй схем «НЕТ, а выходы - с первыми входами соответственно первого и второго триггеров, вторые входы которых подключены ко второму выходу счетного триггера, первые выходы первого и второго триггеров соединены со входами второй схемы «ИЛИ, подключенной своим выходом ко входу третьей схемы «И, вход которой соединен со стабилизированным генератором импульсов, а выход через делитель частоты подключен ко входу счетчика, с выходами разр дов которого соединены входы дешифратора, выходы которого .подключены к первым входам первых и вторых интервальных схем «И, вторые входы которых соответственно через первый и второй дифференцирующие блоки соединены со вторыми выходами нервого и второго триггеров , выходы интервальных схем «И через последовательно соединенные третью схему «ИЛИ и третий блок задержки соединены со входами установки делител  частоты и счетчика.