SU862239A1

SU862239A1 - Устройство дл контрол блоков пам ти

Info

Publication number: SU862239A1
Application number: SU802869712A
Authority: SU
Inventors: Юрий Дмитриевич Булычев
Original assignee: Ордена Октябрьской Революции И Ордена Трудового Красного Знамени Предприятие П/Я В-2969
Priority date: 1980-01-14
Filing date: 1980-01-14
Publication date: 1981-09-07

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

1

Изобретение относитс к области запоминающих устройств и может быть применено дл наладки и контрол работы блоковпам ти .

Известны устройства дл контрол блоков пам ти.

Одно из известных устройств содержит задающий генератор, подключенный к задающему генератору регистр адреса дл формировани кода адреса ЗУ, датчик кодов и блок сравнени эталонных-кодов датчика с кодами, поступающими на ЗУ 1.

Недостатком этого устройства вл етс низка надежность.

Из известных устройств наиболее близким техническим рещением к изобретению вл етс устройство, содержащее последовательно включенные задающий генератор, обеспечивающий последовательное многократное обращение в чейки, делитель частоты , регистр адреса, датчик кодов, блок сравнени и счетчик дл подсчета ощибок в выданных из ЗУ кодах, информационный выход ЗУ подключаетс к первому, а выход датчика кодов - к второму входу блока сравнени 2.

Недостатком этого устройства вл етс низкое быстродействие вследствие низкой точности определени и отсутстви индикации числа дефектных чеек блока пам ти. Целью изобретени вл етс повыщение быстродействи устройства. 5 Поставленна цель достигаетс тем, что в устройство дл контрол блоков пам ти, содержащее соединенные последовательно генератор импульсов, делитель частоты, регистр адреса и формирователь эталонных

fQ импульсов, счетчик, первую схему сравнени , первый вход которой подключен к выходу формировател эталонных импульсов, а второй вход вл етс информащионным входом устройства, вход и выход генератора импульсов вл ютс соответственно управл ющими входом и выходом, а выходы регистра адреса и счетчика - соответственно адресным и индикаторным выходами устройства , введены втора схема сравнени , триггер и элемент задержки. Выход элемента задержки подключен к нулевому входу триггера, единичный вход которого соединен с выходом делител частоты, а единичный выход -- с первым входом второй схемы сравнени , второй вход которой подключен

ко входу элемента задержки и выходу первой схемы сравнени . Вход счетчика соединен с выходом второй схемы сравнени .

На чертеже изображена структурна схема предложенного устройства.

Устройство содержит генератор импульсов I с входом 2 и выходом 3, делитель частоты 4, регистр адреса 5 с выходом 6, формирователь эталонных импульсов 7, первую схему сравнени 8 со входом 9, элемент задержки 10, триггер 11, вторую схему сравнени 12, счетчик 13 и цифровой индикатор 14.

Вход делител частоты 4 подключен к выходу 3 генератора импульсов 1, а выход - к входу регистра адреса 5 и единичному входу триггера 11. Выход регистра адреса 5 соединен с входом формировател 7, Первый вход схемы сравнени 8 подключен к выходу формировател 7, второй вход 9 вл етс информационным входом устройства . Вход 2 и выход 3 генератора импульсов 1 вл ютс соответственно управл ющими входом и выходом, выход 6 регистра адреса 5 и выход счетчика 13 - соответственно адресным и индикаторным выходами устройства . Выход элемента задержки 10 подключен к нулевому входу триггера 11, единичный выход которого соединен с первым входом схемы сравнени 12, второй вход которой подключен ко входу элемента задержки 10 и выходу схемы сравнени 8. Вход счетчика 13 соединен с выходом схемы сравнени 12. Индикаторный выход устройства подключаетс к цифровому индикатору 14.

Устройство работает следующим образом В исходном состо нии на управл ющий вход 2 не поступает импульс запуска, генератор импульсов 1 не выдает импульса обращени на выход 3 устройства и на вход делител частоты 4, регистр адреса 5 и формирователь 7 выдают начальные коды на информационный вход 9 поступает из контролируемого блока пам ти начальный код, триггер 11 установлен в единичное состо ние , счетчик 13 - в нулевое состо ние (цепи установки устройства в исходное состо ние на чертеже не показаны).

На врем контрол всего массива провер емого блока пам ти подаетс на управл ющий вход 2 устройства импульс запуска, по которому генератор импульсов 1 выдает импульсные сигналы, которые поступают на выход 3 и используютс в качестве импульсов обращени к провер емому блоку пам ти, и одновременно через делитель частоты 4 на вход 6 регистра адреса 5, работающего в счетном режиме, и на единичный вход триггера 11. Регистр адреса 5 с частотой поступающих на его вход импульсов формирует коды, которые поступают на адресный выход 6 и используютс в качестве кодов адреса провер емого блока пам ти. Формирователь 7 преобразует коды адреса

В эталонные коды, которые поступают на первый вход схемы сравнени 8, на второй вход которой поступают через информационный вход 9 коды, считанные из контролируемого блока пам ти.

Возможны два режима работы устройства . В режиме работы без сбоев на первый и второй входы схемы сравнени 8 поступают одинаковые коды, на выходе первой 8 и второй 12 схем сравнени импульс отсутствует , счетчик 13 и индикатор 14 не измен ют своего состо ни . В режиме сбоев в работе контролируемого блока пам ти на второй вход 9 схемы сравнени 8 поступает код не совпадающий с эталонным кодом. Схема сравнени 8 выдает импульс несовпадени , который поступает на второй вход схемы сравнени 12 и совпадает с импульсом, поступивщим на ее первый вход с единичного выхода триггера 11. В результате совпадени импульсов схема сравнени 12 выдает на импульс, который измен ет число в счётчике 13 и на индикаторе 14 на единицу. Одновременно сигнал с выхода схемы сравнени 8 поступает через элемент задержки 10 на нулевой вход триггера 11. Элемент задержки 10 обеспечивает устойчивое срабатывание схемы сравнени 12 и счетчика 13 до переброса триггера 11 в нулевое состо ние. При перебросе триггера И в нулевое состо ние импульс с первого входа схемы сравнени 12 снимаетс , и прохождение через нее импульса несовпадени оказываетс возможным только после переброса триггера II в единичное состо ние импульсом с выхода делител частоты 4, т. е. при смене кода адреса контролируемого блока пам ти. Цикл работы заканчиваетс сн тием импульса с управл ющего входа 2 после перебора адресов всех чеек блока пам ти. На индикаторе 14 при этом выдаетс число чеек контролируемого блока пам ти, из которых код считан с ошибками.

Технико-экономическое преимущество описываемого устройства заключаетс в повыщении быстродействи при наладке и контроле работы блоков пам ти за счет точного определени числа дефектных чеек блока пам ти.

Claims

Формула изобретени

Устройство дл контрол блоков пам ти, содержащее соединенные последовательно генератор импульсов, делитель частоты, регистр адреса и формирователь эталонных импульсов, счетчик, первую схему сравнени , первый вход которой подключен к выходу

формировател эталонных импульсов, а второй вход вл етс информационным входом устройства, вход и выход генератора импульсов вл ютс соответственно управл ющими входом и выходом, а вых(5ды регистра адреса и счетчика - соответственно адресным и индикаторным выходами устройства , отличающеес тем, что, с целью повышени быстродействи устройства, оно содержит вторую схему сравнени , триггер и элемент задержки, причем выход элемента задержки подключен к нулевому входу триггера , единичный вход которого соединен с выходом делител частоты, а единичный выход - с первым входом второй схемы сравнени , второй вход которой подключен к входу элемента задержк;: и выходу первой схемы сравнени , вход счетчика соединен с выходом второй схемы сравнени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 354473, кл. G 11 С 29/00, 1972.
2.Китович В.. В. Магнитные и магнитооптические оперативные запоминаюпдие устройства . М., «Энерги , 1975, с. 414 - 416 ( прототип).