SU413629A1 - - Google Patents

Description

Изобретение относитс  к радиотехническим устройствам и, в частности, к буферным устройствам МОП-ИС н может использоватьс  в цифровой вычислительной технике. Известно буферное устройство, содержащее последовательно включенные выходной инвертируюндий и выходной нагрузочный транзисторы , затворы которых подключены соответственно к стоку входного инвертирующего транзистора и к истоку повторительного транзистора . Последний соединен через конденсатор с затвором того же транзистора и со стоком проходного транзистора, исток которого соединен с входной щиной и с затвором входного инвертирующего транзистора. Сток входного инвертирующего транзистора подключен к истоку входного нагрузочного транзистора, затвор которого соединен с затвором проходного транзистора и с первой шиной тактовых импульсов, причем сток повторительного трапзистора подсоединен ко второй П1ине тактовых импульсов. Целью изобретени   вл етс  расширение функциональных возможностей и повышение 1адежности устройства. Дл  этого в предлагаемое устройство введены дополнительный нагрузочный транзистор, подключенный истоком к общей шине, стоком - к истоку повторительного транзистора, а затвором - к стоку входного инвертирующего транзистора, унравл ющий транзистор, подключенный истоком к затвору повторительного транзистора, а затвором и стоком - к третьей шине тактовых импульсов, дополнительный конденсатор, включенный между истоком и затвором проходного транзистора. На фиг. 1 изображена схема предлагаемого устройства; на фиг. 2 - эпюры напр жений. Устройство состоит из входного инвертора на двух МДП-транзисторах I и 2, промежуточного каскада на транзисторах 3-б и конденсаторах 7 и 8 и выходного каскада на транзисторах 9 и 10. Устройство работает следующим образом. По фазе Oi происходит зар д емкости затвора транзистора 5 и конденсатора 8 обратной св зи через открытые транзисторы 4 и 5. Транзистор 9 закрыт, поскольку фаза Ф2 находитс  в нуле. Если по фазе Фз напр жение на входе устройства соответствует состо нию «логическа  1, происходит зар д емкости затвора транзистора 9 напр жением фазы Ф2 до амплитудного значени  фазы через открытый транзистор 5, эффективное напр жение на котором в процессе зар да практически не измен етс  благодар  положительной обратной св зи через конденсатор 8. Перераспределение зар да конденсатора 8 на вход устройства не нроисходит , так как транзистор 3 но фронту фазы Фз переходит в режим насыщени  вследствие передачн напр жени  фазы Фз через конденсатор 7 на емкость входа устройства. Транзистор 9 открываетс  и прив зывает нагрузку выхода к напр жению источника питани . Транзистор 10 при этом остаетс  закрытым.

Если по фазе Фз нанр жение на входе устройства соответствует уровню «логический О, то по этой же фазе происходит зар д емкостей затворов транзисторов 6 и 10 через транзистор 3. Транзисторы 6 и 10 открываютс , транзисторы 5 и 9 закрываютс . Таким образом выход буферного устройства прив зываетс  к низкому уровню напр жени . Конденсатор 7 в этом случае существенного вли ни  на работу буферного устройства не оказывает, так как вход устройства прив зан к уровню «логический О сопротивлением выходного динамического инвертора, открытого во врем  действи  фазы Фз.

Таким образом, информаци  па выходе буферного устройства по вл етс  по фазе Фз, исчезает после фазы Ф2 и может приниматьс  по любой из этих фаз. Во врем  фазы Ф1 буферное устройство подготавливаетс  к приему очередной информации.

Предмет и з о б р е т е н н  

Буферное устройство на МДП-транзисторах , содержащее последовательно включенные выходной инвертирующий и выходной нагрузочный транзисторы, затворы которых подключены соответственно к стоку входного инпсртнрующего транзистора и к истоку повторительного транзистора, соединенному через

кондеюаюр с затворо.м того же транзистора и со стоком проходного транзистора, исток которого соединен с входной шиной и с затвором входного инвертирующего транзистора, стоком подключенного к истоку входного иагрузочного транзистора, затвор которого соединен с затвором проходного транзистора и с первой шииой тактовых импульсов, причем сток повторительного транзистора нодключен ко второй щине тактовых импульсов, отличающеес , тем, что, с целью расширени  фуикцнональных возможностей и повышени  надежности работы устройства, в него введены донолннтельный нагрузочный транзистор, подключенный истоком к общей шине, стоком -

к истоку повторительного транзистора, а затвором - к стоку входного инвертирующего транзистора, управл ющий транзистор, подключенпый истоком к затвору повторительного резистора, а затвором и стоком-к третьей

шипе тактовых импульсов, дополнительный копденсатор, включенный между нстоком и затвором проходного транзистора.

Фиг f