SU410567A1

SU410567A1 -

Info

Publication number: SU410567A1
Application number: SU1759280A
Authority: SU
Priority date: 1972-03-16
Filing date: 1972-03-16
Publication date: 1974-01-05

Description

1

Изобретение относитс к многоканальной св зи с импульсно-кодовой модул цией и временным делением каналов, предназначенной дл передачи независимых импульсных последовательностей .

Известен синхронизатор независимых импульсных последовательностей, обеспечивающий ввод этих последовательностей в системы св зи с импульсно-кодовой модул цией, содержащий распределитель записи, выходы которого через схемы совпадени подключены ко входам соответствующих чеек пам ти, а к другим входам чеек пам ти подключены одноименные выходы распределител считывани , причем управл ющие входы схем совпадени соединены со входом распределител записи через блок выделени тактовой частоты, а ко входу распределител считывани через последовательно соединенные схемы «НЕ и «или подключен генератор импульсов считывани . Кроме того, один из выходов распределител записи и одноименный выход распределител считывани подключены к парафазным входам триггера.

Цель изобретени - повышение надежности устройства.

Предлагаемый синхронизатор отличаетс тем, что между выходом триггера и предыдущим упом нутому выходом распределител записи включена дополнительна схема совпадени , выход которой подключен к схеме «ИЛИ, а между другим выходом триггера и последующим упом нутому выходом распределител записи включена друга дополнительна схема совпадени , выход которой подключен ко входу схемы «НЕ.

функциональна

На чертеже изображена схема синхронизатора.

Импульсна последовательность от источника информации записываетс последовательно в чейки пам ти 1-4 запоминающего устройства 5.

Процессом записи управл ют схемы совпадени 6-9, открываемые поочередно сигналами с соответствующих выходов распределител записи 10, на вход которого поступает сигнал с блока выделени тактовой частоты П. Считывание выполн ют сигналы с выходов

распределител считывани 12, управл емого

генератором импульсов считывани 13 через

последовательно соединенные схемы «НЕ 14

и «или 15.

При нормальном режиме работы синхронизатора момент считывани отстоит от момента записи на половину периода работы запоминающего устройства. Так, при записи в чейку 3 считывание происходит с чейки 1, при записи в чейку 4 - с чейки 2, при записи в чейку 1 - с чейки 3 и т. д. При нарушении режима работы запоминающего устройства 5 (при временных сдвигах ) интерьал между моментами записи и считывани сокращаетс (ири иоложительных временных сдвигах) или растет (ири отрицательных временных сдвигах). Дл контрол за моментами возникновени временных сдвигов один из выходов раснределител записи 10 и одноименный выход расиределител считывани 12 подключены к парафазным входам триггера 16, выходы которого , в отличие от выходов известного синхронизатора , подключены к схемам совпадени 17, 18, другие выходы которых подключены к выходам распределител записи 10-соответственно к предыдущему и к последующему упом нутым выходам. Выходы схем совпадени 17, 18 подключены соответственно ко входам схемы «НЕ 14 и схемы «ИЛИ 15. В результате при нормальном режиме работы синхронизатора (когда нет временных сдвигов) совпадени на схемах 17,18 не происходит. При возникновении положительного временного сдвига совпадение происходит на схеме 17, в результате чего вырабатываетс сигнал, тормоз щий на один такт с помощью схемы «НЕ 14 работу распределител считывани 12. Ири возникновении отрицательного времеииого сдвига совпадение происходит на схеме 18,в результате чего вырабатываетс сигнал, ускор ю1ций работу распределител считывани 12 на один такт с иомопило схемы «ИЛИ 15. 5 10 15 20 25 30 35 Величина временного сдвига, фиксируемого в синхронизаторе, может регулироватьс временным положением импульсных последовательностей , поступающих на входы схем совпадени 17, 18. Иредмет изобретени Синхронизатор независимых импульсных последовательностей, содержащий распределитель записи, выходы которого подключены через схемы совпадени ко входам соответствующих чеек пам ти, а к другим входам чеек пам ти подключены одноименные выходы распределител считывани , причем управл ющие входы схем совпадени соединены со входом распределител записи через блок выделени тактовой частоты, а ко входу распределител считывани через последовательно соединениые схемы НЕ и «ИЛИ подключен генератор импульсов считывани , кроме того, один из выходов распределител записи и одноименный выход распределител считывани подключены к парафазным входам триггера, отличающийс тем, что, с целью повыщеии надежности устройства, между выходом триггера и предыдущим упом нутому выходом распределител записи включена дополнительна схема совпадени , выход которой подключен к схеме «ИЛИ, а между другим выходом триггера п последующим упом путому выходом распределител записи включена друга дополнительна схема совпадени , выход которой подключеп ко входу схемы «НЕ.