SU399865A1 - Частотно-импульсный функциональный преобразователь - Google Patents

Description

I

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных и измерительных устройствах, обрабатывающих частотно-импульсную информацию .

Известен врем -импульсный функциональный преобразователь, содержащий умножитель частоты, множительно-делительные блоки , реверсивные счетчики, логические триггеры и частотно-импульсный след щий блок. Однако он имеет низкую точность функционального преобразовани , обусловленную погрешностью ключевых элементов, нелинейностью характеристик и конечным значением коэффициента усилени  усилител .

Дл  повыщени  точности функционального преобразовани  устройства в нем входы вычитани  реверсивных счетчиков множительноделительных блоков через умножитель частоты подключены к входу преобразовател , к одному входу триггера первого множительноделительного блока и через триггер к входу первой импульсно-потепциальной схемы другие импульсно-потенциальные схемы «И через триггеры, вторые входы которых подключены к щине опорной частоты, присоединены ко вторым входам триггеров и к выходам реверсивных счетчиков множительно-делительных блоков, входы суммировани  которых через соответствующие импульсно-потенциальные схемы «И подключены к щине опорной частоты и к выходам триггеров множительно-делительных блоков.

Первые входы последних соединены с выходами предыдущих но номеру множительноделительных блоков.

На чертеже приведена схема устройства. Она содержит умножитель частоты I, SiHOжительно-делительные блоки 2, состо щие из триггеров 3, реверсивных счетчиков 4, импульсно-потенциальных схем «И 5, импульсно-потенциальные схемы «И 6, триггеры 7, две схемы «ИЛИ 8 и 9, и частотно-импульсный след щий блок 10, состо щий из реверсивного счетчика 1, управл емого делител  частоты 12, триггера 13 и группы схем «И 14.

Вход преобразовател  подключен к входу умножител  частоты , в котором входна  частота FX умножаетс  на коэффициент . Выход у.множител  частоты соединен с вычитающими входами реверсивных счетчиков 4 множительно-делительных блоков 2. Кроме того, вход преобразовател  подключен ко входу триггера 7 и ко входу трнггера 3 первого множительно-делительного блока 2, выход которого соединен со входом триггера 3 второго множительпо-делительного блока 2 и т. д. Выходы множительно-делительных блоков 2. соответственно св заны со входами триггеров 7, вторые входы которых подключены к шине опорной частоты F, а выходы - к потенциальным входам импульсно-потенциальных схем «И 6, соединенных соответственно своими импульсными входами с шинами образцовых частот Foi, f 02, -, Рот- Выходы схем «И 6 и шина образцовой частоты FQ через схемы «ИЛИ 8 и 9 подключены к вычитаюшему и суммирующему входам реверсивного счетчика 11 частотно-импульсного след ш,его блока 10, в цепь обратной св зи которой включены триггер 13 и импульснопотенциальна  схема «И 14. Выход импульсно-потенциального след щего блока 10  вл етс  выходом преобразовател . Работа устройства заключаетс  в следующем . Входна  частотно-импульсна  последовательность поступает на вход умножител  частоты 1, умножающего входную частоту FX на коэффициент /C l const. Использование умножител  1 в функциональном преобразователе обеспечивает необходимое быстродействие. Частотно-импульсна  последовательность kFx с выхода умножител  частоты 1 и входна  FX поступают на соответствующие входы последовательно соединенных множительноделительных блоков 2. В множительно-делительном блоке 2, моделирующем квадратичную функцию, каждый импульс выходной частоты Fxz,  вл ющийс  импульсом переполнени  реверсивного счетчика 4, переводит триггер 3 в состо ние, при котором в течение периода Тх входной частоты в реверсивный счетчик 4 записываетс  число FoTy, которое списываетс  импульсами частоты kFx в течение периода выходной частоты Fx4 первого однорегистрового множительно-делительного блока, т. е. F,T ,,(1) . -ГНа выходе второго множительно-делительного блока 2 аналогично50 3 f лз -гг(3) и на выходе (i-1)-го устройства, моделирую- S5 щего степенную функцию х f i-Dfi Частотно-импульсные последовательности (/-1) 65 (, 2, 3 ..., т) поступают соответственно на входы триггеров 7 формирующих пр моугольные импульсы сквал :ности 0.. -, которые управл ют импульсно-потенциальными «И 6 схемами. Импульсы в.г-г заполн ютс  импульсами образцовых частот Foi, пропорциональных коэффициентам а; степенного р да, аппроксимирующего воспроизводимую функцию. Тогда частота па выходе (i-1)-ой схемы «И 6 равна l(i-i)pi Р.1 Foi.i - -ITTC Частоты F-ii и образцова  частота FUO, соответствующа  коэффициенту р да, через схемы «ИЛИ 8 и 9 в зависимости от знаков слагаемых степенного р да поступают на суммирующий или вычитающий входы реверсивного счетчика 11 частотно-импульсного след щего блока 10, реализующей операцию hjг сложени  частотно-импульсных последовательностей . Иоскольку в цепь обратпой св зи след щего блока 10 включены триггер 13, на вход которого подаетс  частота FS и импульсно-потенциальна  схема «И 14, на вход которой подаетс  частота FH, то помимо суммировани  частотно-импульсный след щий блок 10 реализует и множительно-делительную операцию. В установившемс  режиме выражение дл  выходной частоты след щего блока 10 имеет вид .f F,.F(Из моделирующей зависимости (6) устройства видно, что оно производит также множительно-делительную операцию независимых переменных, представленных в виде частоты. Предмет изобретени  Частотно-импульсный функциональный преобразователь , содержащий умножитель частоты , множительно-делительные блоки с триггерами , импульспо-потенциальными схемами «И и реверсивными счетчиками, триггеры и частотно-импульсный след щий блок, входы которого через схемы «ИЛИ и импульсно-потенциальные схемы «И подключены к щинам образцовых частот, отличающийс  тем. что, с целью повышени  точности, в нем входы вычитани  реверсивных счетчиков множительно-делительных блоков через умножитель частоты подключены ко входу преобразовател , к одному входу триггера первого множительно-делительного блока и через триггер ко входу первой импульсно-потепциальной схемы другие импульсно-потенциальные

схемы «И через триггеры, вторые входы которых подключены к шине опорной частоты, присоединены ко вторым входам триггеров и к выходам реверсивных счетчиков множительно-делительиых блоков, входы суммировани  которых через соответствующие импульснопотенциальные схемы «И подключены, к шине опорной частоты и к выходам триггеров множителы-ю-делительных блоков, первые входы которых соединены с выходами предыдуш ,их по номеру множительно-делительных блоков.