SU368606A1 - Цифровое вычислительное устройство" - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам.

Известно цифровое вычислительное устройство , содержащее оперативный магнитный накопитель с линейной выборкой, к разр дным шинам чтени  которого подключены усилители считывани , а выходы усилителей подсоединены к первым входам поразр дных схем сдвига «И, вторые входы которых объединены и подключены к блоку управлени ; разр дные формирователи записи и считывани , выходы которых подключены к соответствующим шинам записи и считывани  накопител ; адресный дешифратор, выходы которого (Подсоединены к первым входам соответствующих адресных схем «И, выходы которых через адресные формирователи записи и считывани  подключены к адресным щинам записи и считывани  соответственно; триггерный регистр слова и логические схемы «ИЛИ.

Описываемое устройство отличаетс  от известного тем, что о.но содержит в каждом разр де первый и второй элементы задержки, входы которых подключены соответственно к выходу усилител  считывани  и к выходу схемы сдвига «И данного разр да, выходы первых элементов задержки соединены через схемы «И с нулевыми и единичными входами триггеров регистра слова, выходы которых подключены к первым входам разр дных схем «И, вторые входы которых соединены с соответствующими выходами блока управлени , св занными со входами управл ющих

схем «ИЛИ, выходы которых подключены ко вторым входам соответствующих адресных схем «И, выходы схем «И сдвига соединены со входами схемы «ИЛИ, выход и дополнительный вход которой подключены к блоку управлени , выходы элементов задержки второй группы подключены к единичным входам триггеров регистра слова. Это позвол ет упростить устройство, повысить его быстродействие и надежность.

Иа чертеже изображена блок-схема цифрового вычислительного устройства.

Устройство содержит оперативный магнитный накопитель / с линейной выборкой, числовые линейки 2 которого выполнены на тороидальных сердечниках 3 с ППГ и прошиты адресными шинами залиси 4, адресными .шинами считывани  5, разр дными шинами записи 6, разр дными шинами чтени  7 и разр дными шинами считывани  8, усилители

считывани  9, выходные схемы «И 10, поразр дные схемы сдвига «И //, первые элементы задержки 12, схема нулевого входа «И 13, схемы единичного входа «И 14, вторые элементы задержки 15, триггеры 16 регистра слова 17, разр дные схемы «И /8, разр дные схемы «ИЛИ 19, разр дные формирователи считывани  20, разр дные формирователи записи 21, логические схемы «ИЛИ 22, адресные формирователи записи 23, адресные .формирователи считывани  24, адресные схемы «И 25, адресный дешифратор 26 со входами 27, схему «ИЛИ 28, логические схемы «ИЛИ 29, управл ющий триггер 30, элемент задержки 31, элемент зап,рета 32, выходы 33 схем «И 10, входы 34, выходы 35- 54 1блока управлени  55. Устройство работает следующим образом. В исходном состо нии в регистре слова 17 хранитс  входное слово х(Хп,..., Xi,..., Xi), а в каждой числовой линейке 2 накопител  1 - некоторое слово г/(г/„,..., уг,. .., yi), где Xi - i-ый разр д входного слова, хран щийс  в i-OM триггере 16 регистра слова 17;

Уг - t-ый разр д слова, хран щийс  в t-OM сердечнике 3 данной числовой линейки 2 нако-пител  1; п - количество разр дов. Xi l-разр дные сигналы возбуждени  с пр мых выходов триггеров 16, наход щихс  в состо нии Pi - реализуема  i-ым тороидальным сердечником 3 избранной числовой лииейки 2 переключающа  функци , значение которой соответствует состо ни м этого сердечника после воздействи  на «его разр дного сигнала Хг или Хг лри УСЛОВИИ, ЧТО исходное состо ние сердечника соответствовало значению r/ij

qi - реализующ,а  i-ым тороидальным сердечником 5 избранной числовой линейки 2 переключательна  функци , значение которой получаетс  на t-ой разр дной щине чтени  7 в момент воздействи  разр дного сигнала Xi или Xi - на данный сердечник 3 с исходным состо нием г/г, причем единичному значению функции qi соответствует наличие импульсного сигнала на i-ой разр дной щине чтени  7, а нулевому - его отсутствие; Гг - переключающа  функци , реализуема  в 1-ом триггере 16 (регистра слова 17 после воздействи  на его нулевой или единичный вход сигналов с с первого элемента задержки 12. Операци  над входным словом и словом в выбранной числовой линейке выполн етс  при поступлении соответствующих сигналов на щины 35--51 блока управлени  55. Временна  задержка вторых элементов задержки больше, чем первых.

Суммирование происходит следующим образом .

Сигнал начала операции поступает с шины 43 на вход элемента задержки 31 и далее через логические схемы «ИЛИ 29 на управл ющие щины 48 и 5(9. При этом с единичных выходов тех триггеров 16 регистра 17 слова,

которые наход тс  в состо нии «Ь, через разр дные схемы «И 18 и разр дные схемы «ИЛИ 19 на входе разр дных формирователей записи 21 проход т разр дные сигналы возбуждени  Одновременно через логическую схему «ИЛИ 22 и адресную схему «И 25 возбуждаетс  адресный формирователь записи 23 той числовой линейки 2, котора  выбрана адресным дешифратором 26.

Под действием разр дных и адресных полутоков записи сердечники 3 тех разр дов, в которых Xi-l переход т в «1, а сердечники разр дов, в которых , остаютс  в исходном состо нии, т. е. в каждом разр де

выбранной числовой линейки сердечники принимают состо ни , соответствующие результату логической операции дизъюнкции pi - . Одновременно на каждой разр дной шине чтени  7 по вл етс  сигнал, соответствующий выполнению в данном разр де операции запрета i XjAz/i. Эти сигналы, прощедшие через усилитель чтени  9, задерживаютс  первыми элементами задержки 12 на врем  тг и через схемы «И нулевого входа 13 поступают на нулевой вход триггеров 16 регистра слова 17, В результате на регистре 17 реализуетс  операци  конъюнкции

.

Через врем  та на выходе элемента задержКИ: 31 по вл етс  сигнал, который устанавливает унравл ющий триггер 30 в «1 и через схему «ИЛИ 28 поступает на вход элемента задержки 31. Сигнал с выхода управл ющего триггера 30 через логические схемы «ИЛИ

29 подаетс  на выходы блока управлени  44, 48 и 51. При этом с единичных выходов тех триггеров 16 регистра слова 17, которые наход тс  в состо нии «1, через разр дные схемы «И 18 и разр дные схемы «ИЛИ 19

на входы разр дных формирователей считывани  20 проход т разр дные сигналы возбуждени  Xi и одновременно через логическую схему «ИЛИ 22 и адресную схему «И 25 возбуждаетс  адресный формирователь считывани  24 той же выбранной числовой линейки . Иод действием разр дных и адресного полутоков считывани  сердечники 3 тех разр дов , в которых Xi-, т. е. Хг 0, остаютс  в исходном состо нии, а сердечники 3 тех разр дов , в которых Xi, переход т в состо ние «О. При этом на щинах чтени  7 тех сердечников 3, в которых у, по вл ютс  сигналы, которые, пройд  через усилители

чтени  9, задерживаютс  на врем  TI первыми элементами задержки 12 и поступают через схемы «И нулевого входа ,13 на нулевые входы триггеров 16 регистра слова 17. Сигналы с выходов усилителей чтени  9 через открытые схемы сдвига «И 11 и схему «ИЛИ 28 поступают также на вход элемента за держки 31 и на вход элемента запрета 32 Кроме того, со схем сдвига «И 11 через вторые элементы задержки 15 сигналы, задержанные на врем  Т2, поступают на единичные

входы триггеров 16 регистра слова /7 соседних старших разр дов, устанавлива  их в состо ние «1. При , если в этих разр дах в выбранной числовой линейке 2 сердечник 3 находитс  в состо нии «1, он под действием разр дного и адресного полутоков переходит в состо ние «О, а на шине чтени  7 этого разр да по вл етс  сигнал, который усиливаетс  усилителем чтени  9 и через открытые схемы сдвига «И 11 и схему «ИЛИ поступает на вход элемента задержки 31 и на вход элемента запрета 32, который запрешает прохождение сигнала с элемента задержки 31 на нулевой вход управл ющего триггера 30.

Кроме того, сигналы с усилителей чтени  9, задержанные на врем  TI первыми элементами задержки 12, поступают через схемы нулевого входа «И 13 на нулевые входы триггеров 16 данного разр да, а сигналы, задержанные на врем  тг вторыми элементами задержки 15, поступают на единичные входы триггеров 16 соседних старших разр дов. При этом, если ВНОВЬ окажетс , что в каких-то разр дах Xi-l и , сердечник 3 этого разр да выбранной числовой линейки 2 перемагничиваетс  в «О, на шинах чтени  7 по вл ютс  сигналы, и процесс повтор етс . Если же во всех разр дах, где Хг, сердечники 3 выбранной числовой линейки наход тс  в состо нии «О, сигналы на шинах чтени  7 не по вл ютс , отсутствует также зап,рет на элементе запрета 32, и сигнал с элемента задержки 31 через элемент запрета 32 поступает на нулевой вход управл юш его триггера 30, устанавлива  его в состо ние «О. На этом оканчиваетс  второй цикл обращени  к ЗУ, длительность которого зависит от количества сквозных переносов. Сигнал с выхода элемента задержки 32 через логические схемы «ИЛИ 29 выдаетс  на управл ющие шины 48 и 50. В результате в третьем 0:бращении к ЗУ, как и в первом, в выбранной числовой линейке 2 выполн етс  операци  дизъюнкции .между операндами в числовой линейке 2 и в регистре слова 17, получившимис  в результате выполнени  второго обраш,ени  в ЗУ. При этом в выбранной числовой

линейке оказываетс  результат суммировани  между исходны.ми операндами xi и t/t.

По аналогии с суммированием .может выполн тьс  операци  счета. Логические операдии и операци  сдвига выполн ютс  при подаче сигналов на выходы 55-51 блока управлени  55.

Предмет изобретени 

Цифровое вычислительное устройство, содержащее оперативный магнитный накопитель с линейной выборкой, к разр дным шинам чтени  которого подключены усилители считывани , выходы которого подсоединены к

первым входам поразр дных схем «И сдвига , вторые входы которых объединены и подключены к блоку управлени ; разр дные формирователи записи и считывани , выходы которых подключены к соответствующим шинам записи и считывани  накопител ; адресный дешифратор, выходы которого подсоединены к первым входам соответствующих адресных схем «И, выходы которых через адресные формирователи записи и считывани  подключены к адресным шинам записи и считывани  соответственно; триггерный регистр слова и логические схемы «ИЛИ, отличающеес  те.м, что, с целью упрощени  устройства и повышени  его быстродействи ,

оно содержит в каждом разр де первый и второй элементы задержки, входы которых подключены соответственно к выходу усилител  считывани  и к выходу схемы «И сдвига данного разр да, выходы первых элементов задержки соединены через схемы «И с нулевыми иединичны.ми входами триггеров регистра слова, выходы которых подключены к первым входам разр дных схем «И, вторые входы которых соединены с соответствующими выходами блока управлени , св занными со входами управл ющих схем «ИЛИ, выходы которых подключены ко вторым входам соответствующих адресных схем «И, выходы схем «И сдвига соединены со

входами схемы «ИЛИ, выход и дополнительный вход которой подключены к блоку управлени , выходы элементов задержки второй группы подключены к единичным входам триггеров регистра слова. ilHM

ьЦгШИШЬ-j:::11H1-к r