SU267188A1

SU267188A1 - Вычислительный элемент для цифровых вычислительных устройств

Info

Publication number: SU267188A1
Application number: SU1274307A
Authority: SU
Inventors: М. Сухомлинов Н. К. Ференец Э. Л. Онищенко Б. Б. Тимофеев; Автоматики Институт

Description

Известны устройства дл .построени цифровых вычислительных устройств, содержащие регистр, счетчик и логические элементы.

Предлагаемый вычислительный элемент дл построени цифровых вычислительных устройств отличаетс от известных тем, что в нем входы схемы совпадени подключены к выходам регистра и счетчика, выполненных на магнитострикционных лини х задержки, к выходу триггера, вход которого подключен к выходу сумматора. Это позвол ет сократить количество оборудовани .

На чертеже представлена функциональна схема вычислительного элемента на динамических лини х задержки дл построени цифровых вычислительных устройств.

Вычислительный элемент содержит регистр / на магнитострикционной линии 2 задержки и схеме 3 совпадени , счетчик 4 на магнитострикдионной линии 5 задержки, сумматоре 6 и схеме 7 совпадени , триггер 8 и схему 9 совпадени , шины W-14 входных сигналов. Дл нагл дности магнигострикционные линии задержки 2 и 5 условно разделены на несколько разр дов. Устройство работает следующим образом.

ские операции. При ручном вводе данных вместо потенциалов регистра / могут быть использованы потенциалы кодов числа, набираемого непосредственно на клавищах. После этого потенциалом длительности цикла вычислений по щине 13 разрещаетс счет импульсов , поступающих в счетчик 4 через схему 7 совпадени . Потенциалы регистра 1, счетчика 4 и триггера 8 подаютс на вход схемы 9. При совпадении низких уровней (кодов единиц) этих сигналов на выходе схемы поЯвл етс сигнал. Количество импульсов на выходе схемы 9 равно числу, занесенному в регистр 1. Потенциалы разр дов- регистра /,

содержащих код «О, запрещают образование сигналов на выходе схемы 9. Схема 9 пропускает только первый значащий разр д содержимого счетчика 4, так как этим же сигналом триггер 8 переводитс в единичное состо ние,

и его потенциал запрещает образование сигналов на выходе схемы 9 до установки триггера 8 по шине 12 «О очередным сигналом, поступающим после каждого сигнала щины 13. Па входе схемы 9 младшие разр ды счетчика 4 клапанируютс старшими разр дами регистра 1. В результате при занесении в первый разр д регистра кода «1 на выходе схемы 9 по вл етс один импульс перехода за полный цикл работы счетчика 4, при занесеразр д-четыре , в четвертый разр д-восемь импульсов.

При одновременном занесении кодов «1 во все четыре разр да регистра 1 количество имнульсов перехода на выходе схемы 9 за один цикл работы счетчика равно сумме импульсов перехода по каждому разр ду.

Число импульсов перехода на выходе схемы 9 в свою очередь равно занесенному в четырехразр дный регистр 1 числу.

Врем работы схемы вычислительного элемента равно одному полному циклу двоичного счетчика 4 и определ етс потенциалом длительности цикла вычислений. При отсутствии потенциалов «стирание чисел (шина 11} и «длительности цикла вычислений (шина 14) стираетс соответственно содержимое регистра / и счетчика 4.

Данное устройство целесообразно примен ть дл построени цифровых вычислительлых устройств со сравнительно невысоким быстродействием .

Предмет изобретени

Вычислительный элемент дл цифровых вычислительных устройств, содержащий регистр, счетчик динамического типа, триггер, схему совпадени , сумматор, отличающийс тем, что, с целью сокращени количества оборудовани , в нем входы схемы совпадени подключены к выходам регистра и счетчика, выполненных на магнитострикционных лини х задержки , к выходу триггера, вход которого подключен к выходу сумматора.

1