SU1182509A1 - Устройство дл сортировки двоичных чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОРТИРОВКИ ДВОИЧНЫХ ЧИСЕЛ, содержащее генератор тактовых импульсов, счетчики, две группы триггеров, группу элементов И, элемент ИЛИ и элемент Ш1И-НЕ, входы которого соединены с выходами триггеров первой группы, отличающеес  тем, что, с целью расширени  области применени  устройства за счет возможности сортировки равных чисел, в него введены выходной счетчик, преобразователь числа единиц в двоичный код, буферный счетчик, второй элемент ИЛИ, регистр адреса, дешифратор адреса, выходные регистры и блок управлени , включающий два триггера, п ть элементов И, два элемента НЕ, элемент задержки и формирователь импульсов, причем вход запуска устройства соединен с единичным входом первого триггера блока управлени , пр мой выход которого соединен с входом управлени  генератора импульсов, первый выход которого подключен к первым входам первого и второго элементов И блока управлени , а второй выход - к первым входам третьего и четвертого элементов И блока зшрав- лени , в блоке управлени  вторые входы второго и четвертого элементов И соединены с пр мым выходом второго триггера, инверсный выход которого подключен к вторьм входам первого и третьего элементов И, третьи входы которых соеди нены соответственно с выходом и входом первого элемента НЕ, выход третьего элемента И через второй элемент НЕ соединен с входом синхронизации второго триггера, информационный вход которого подключен к входу логической единицы устройства, выход элемента задержки соединен с третьем входом четвертого элемента И и вхо-дом формировател  импульсов, выход которого соединен с первым входом п того элемента И, нулевым входом второго триггера и синхронизирукндими входами триггеров первой группы, выход первого элемента И блока управлени  соединен с вычитающим входом выходного счетчика и суммирукшщми входами счетчиков, установочные входы которых  вл ютс  входами соответствующих сортируемых чисел устройстЮ ва, а выходы переполнени  подключеСП ны к синхронизирующим входам соответствующих триггеров второй группы, () информационные входы которых подключены к входу логической единицы устройства- , а выходы соединены с информационными входами соответствующих триггеров первой группы и первыми входами соответствующих элементов И группы, вторые входы которых ПОД1СПЮ чены к выходам соответствующих триггеров первой, группы, а выходы соединены с входами: первого элемента ИЛИ и cooтвeтcVвyнж ими входами преобразовател  числа единиц в двоичный кодэ выходы которого соединены с соответ

Description

ствукщими информационными входами буферного счетчика, выходы разр дов которого соединены с входами второго элемента ИЛИ, выход которого подключен к входу элемента задержки и третьему входу второго элемента и блока управлени , выход которого соегдинен с первыми входами разрешени  записи выходных регистров, информационные входы которых соединены с выходами выходного счетчика и вторые входы разрешени  записи подключены к соответствующим выходам дешифратора адреса, входы которого соединены с соответствукщими выходами регистра адреса, суммирующий вход которого соединен с вьиитающим входом буферного счетчика и выходом четвертого элемента И блока управлени , выход .первого элемента ИЛИ подключен к третьему входу третьего элемента И блока управлени , выход которого .подключен к синхронизирующему входу буферного счетчика, выход элемента ИЛИ-НЕ соединен с вторым входом п того элемента И блока управлени , выхо которого подключен к нулевому входу первого триггера блока управлени  и  вл етс  выходом конца работы устройства.

Изобретение относитс  к вычислительной технике и может быть исполь зовано в вычислительных процессорах ,при выполнении операдай сравнени  по величинам кодовых комбинаций по мере возрастани  их величин, в устройствах обработки спектров сложных сигналов. Цель изобретени  - расширение об лй.сти применени  устройства за счет Еозможности сортировки равных чисел На фиг. 1 приведена функциональ на  схема устройства , на фиг. 2 функциональна  схема блока управлени  f на фиг. 3 - временна  диаграмма работы блока управлени . Устройство содержит счетчики 1,{ - 1(1, выходной счетчик 2, триггеры ,,, триггеры 4i-АИ, группу элеме тов И 5i-5rt, преобразователь 6 числа единиц в двоичньй код, элемент ИЛИ 7, элемент ИЛИ-НЕ 8, буферный счетчик 9, элемент ИЛИ 10, регистр 11 адреса, дешифратор ,.12 адреса, выходные регистры 13,-13|, блок 14 упуавлени , входы сортируемых чисел 15 -15tt, вход запуска 16, выход 17 кснца работы, генератор 18 тактовых импул сов. . Блок 14 управлени  содержит элемент НЕ 19, элементы И 20 и 21, триггер 22, элемент НЕ 23, триггер 24J формирователь импульсов 25, эле менты И 26 и 27, элемент 28 задержsa-j , элемент И 29, выход 30 г,енерато ра тактовых импульсов, входы 31-33, эыходы 34-38. Счетчики 1)-1 служат дл  ввода и хранени  сортируемых чисел. Выходной счетчик 2 слуйсит дл  формировани  текущего значени  числа перед записью его в выходные регистры 13 1-13ц. Триггеры 3 (-3 и 4;,- 4 и группа элементов И служат дл  выработки признака переполнени  счетчиков в цикле сортировки. Элемент ИЛИ 7 служит дл  вьфаботки признака переполнени  любого из входных счетчиков 1,-1. Преобразователь 6 служит дл  преобразовани  количества переполненных счетчиков в цикле работы в двоичный код. Элемент ИЛИ-НЕ 8 служит дл  формировани  признака установлени  всех триггеров 4)-4ц в единичное состо ние. Буферный счетчик 9 служит дл  подсчета коли 1ества равных чисел при их сортировке и перезаписи в выходные регистры 13 1-13ц. Элемент ИЛИ 10 служит дл  выработки признака нулевого состо ни  буферного счетчика 9. Регистр 11 адреса и дешифратор 12 адреса служат дл  формировани  адреса регистра 13) -13fi, куда записьшаютс  сортируемые ро величине числа, причем в старшие адреса регистров записываютс  наименьшие из сортируемых чисел, а в младшие адреса - максимальные в соответствии со своим рангом числе.

Блок 14 управлени  служит дл  выработки импульсов синхронизации дл  элементов устройства с.учетом условий , сформированных в предыдущем такте.

Элементы устройства выполнены например, на типовых цифровых интегратор ных схемах TTL серии 133, К155, 130, К131, 530, К531, К555.

Формирователь 25 и генератор 18 тактовых импульсов могут быть реализованы , например, на базе типовых формирователей К155АГЗ с учетом логики функционировани  и временных параметров. Элемент 28 задержки может быть выполнен на базе интегрирунщей цепочки с пороговым устройством (триггером Шмитта) на ее выходе. Денмфратор 12 адреса реализуетс , например, на базе микросхемы К155ИДЗ Регистр 11 адреса вьтолнлетс  в виде двоичного счетчика. Кодопреобра зователь 6 реализуетс , например, на -базе типовых логических элементов .с учетом логики преобразовани  количества поступивших единиц на его вхо .ды в двоичный код (см. таблицу).

Устройство работает следующим образом .

В исходном состо нии в счетчики 1,-1 произвольно занос тс  сорти- . руемые числа, поступающие по входам 15,-15п. Выходной счетчик 2, триггеры З.-З и 4,-4, а также буферш счетчик 9, регистр 11 адреса и выход ные регистры 13,-l3ji .обнул ютс . Триггер 22 установлен в нулевое состо ние , так что на его выходе имеетс  нулевой потенциал и генератор 18 тактовых импульсов заблокирован. Триггер 24 установлен в нулевое состо ние так, что на его первом (пр мом ) выходе нулевой потенциал. (Цепи начальной установки элементов устройства на фиг. 1 и 2 не показаны ). Задача состоит в том, что записанные во входных счетчиках числа в конце сортировки перенести в выходные регистры в пор дк убывани  их величины, начина  с регистра 13I.

В таблице представлено состо ние выходов преобразовател  6 в зависимости от состо ни  его входов.

На входе 16 поступает сигнал пуск устройства, который по первому входу триггера 22 устанавливает последний в ед(1ничное состо ние. Генератор 18

разблокируетс , и на его первом и втором выходах по вл ютс  тактовы импульсы ТИ 1 и ТИ 2, не перекрывающиес  во времени (см. фиг. 3). На первых входах группы элементов И 5| - потенциал нулевого уровн , а на их вторых входах - единичный потенциал , поэтому на выходах группы элементов И (, - нулевые потенциалы и, соответственно, такой же потенциал на выходе первого элемента ИЛИ 7, который поступает на разрешаю1 й вход элемента И 20 блок

управлени . f

В такте ТИ1 срабатывает элемент И 20, на выходе которого по вл ютс  импульсы, поступающие на вычитаю;;а й вход выходного счетчика 2 к сум -ирующие входы входных счетчиков 1,1, при этом содержимое выходного счетчика 2 уменьшаетс , а содержимое входных счетчиков 1,-1 увеличиваетс  . Когда на входы счетчиков 1,(-1ц поступит такое количество им .пульсов, что на любом из выходов переполнени  входных счетчиков 1j по витс  сигнал переполнени , устанавливающий соответствующий триггер 3| в единичное состо ние, сработает соответствующий- элемент И 5 группы На выходе счетчика 2 при этом устанвитс  код числа, соответствующего коду чисел, записанных в те входные счетчики 1(-1ц, где произошло переполнение (перенос), поскольку происходил , обратный счет от нулевого значени  в счетчике 2 кольцевого типа . На выходе элемента 1ШИ 7 устаналиваетс  единичный потенциал. Количество установленных в 1 триггеров зависит от количества равных максимальных чисел, записанных во входные счетчики 1 .-1j. Соответственно , преобразователь 6 преобразует это число сработанных элементов И 5,-5 группы в двоичный код, который и поступает на информационные входы буферного счетчика 9.

Во втором такте ТИ.2 срабатывает первый элемент И 21, и на выходе 34 блока 14 управлени  по вл етс  сигнал перезаписи состо ни  выходов преобразовател  6 в буферньй счетчик 9, который измен ет свое нулево состо ние, и на выходе элемента ИЛИ 10 устанавливаетс  единичный потенциал, поступакнций на вход элемента 28 задержки и третий вход третьего элемента И 26. По фронту () импульса с выхода инвертора 23 триггер 24 устанавливаетс  в 1, при этом с его.инверсного выхода нулевым потенциалом.блоки руютс  по третьим входам первый и второй элементы И 20 и 21. С пр мого выхода триггера 24 на вторые входы элементов И 26 и 27 прступает сигнал разрешени . Далее в такте ТИ 1 стробируетс  элемент И 26, с выхода которого сигнал поступает на соответствунлдий выход деглифратора 12 адреса, на первьй управл ющий вход регистра 13( поступает разрешающий потенциал По совпадению разрешени  на первом и втором управл юи.щх .входах регистра 13{ по переднему фронту сигнала выхода 36 блока 14 управлени  происходит запись в регистр 13, содержимо го выходного счетчика 2, т.е. кода тех чисел, которые бьши записаны в счетчики с переполнением. В следующем такте ТИ2 стробируетс  четвертый элемент И 27, с выхода которого сигнал поступает на выход 35блока 14 управлени . По сигналу с выхода 35 блока 14 управлени  буферHbBi реверсивный счетчик 9 уменьшает содержимое на 1, а содержимое регистра 11 адреса увеличиваетс  на +1. Поскольку ранее в буферньш счетчик 9 бьш записан двоичньш код числа 3 (соответствующего количеству максимальных равных чисел), то в счетчи ке 9 окажетс  двоичньм код числа 2, В регистре 11 адреса содержимым станет код 00.,„1, следующий в пор д ке возрастани  за нулевым адресом. На соответствующем выходе дешифратора 12 адреса выставитс  разрешение дл  первого управл ющего входа регис ра 132, В последующем такте ТИ 1 стробируетс  элемент И 26, сигнал с которого поступает на третий выход 36блока 14 управлени , И6совпадению разрешени  на первом и втором управл ющих входах регистра 132 происходит перезапись содержимого выходного счетчика 2. Аналогично происходит перезапись по следующем такту ТИ 1 и третьего рав ного максимального числа в регистр 13з, Однако в следующем такте ТИ 2 стробируетс  элемент И 27, сигнал с  ыхода которого поступает на нычитающий вход буферного счетчика 9. Содержимое счетчика становитс  нулевым , на выходе второго элемента ИЛИ 10 установитс  нулевой потенциал . Этот потенциалблокирует по третьему входу элемент И 26 и через (дд элемента 28 задержки элемент И 27. По фронту (1 0) сигнала с выхода элемента 28 задержки запускаетс  формирователь импульсов 25, сигналом с выхода которого происходит установка в нулевое состо ние триггера 24, а сигналом с выхода 37 блока 14 управлени  происходит перезапись состо ни  выходов триггеров 3 -3f) в группу еоответствующих вторых триггеров 4 -4 1. При этом триггеры 4., которые бьиш соединены с выходами триггеров 3, установленных сигналами переполнени  в 1, установ тс  также в 1, а соответствующие ранее сработанные элементы И 5 заблокируютс  сигналами с инверсных выходов этих триггеров 4j. Состо ние остальных триггеров 4 j-4 не изменитс . На всех выходах элементов И установитс  нулевой потенциал, соответственно на выходе первого элемента ИЛИ 7 - нулевой потенциал, который поступает на вход 31 блока 14 управлени . В такте ТИ .1 срабатывает элемент И 20, на выходе которого по вл ютс  импульсы, поступающие на выход 37 блока 14 управлени  и далее на вычитающий вход выходного счетчтка 2 и суммирующие входы входных счетчиков . Эти: импульсы поступают до тех пор, пока на любом из выходов переполнени  входных счетчиков 1 -1, по витс  сигнал переполнени , а в выходном счетчике 2 установитс  код чис- . ла (чисел), следующего за максимальными в пор дке убывани  из исходных чисел, записанных в начале сортировки во входные счетчики 1(-1t,. Ци1ш анализа и сортировки повто ретс  аналогично предьщущему. При сортировке последнего числа (чисел) в последнем цикле по сигналу с выхода 36 блока 14 управлени  происходит установка в единичное состо ние последних триггеров группы, так что на всех входах элемента ИЛИ-НЕ 8 - нулевой потенциал, поступаюпцй на вход 33 блока управП НИЯ .

На выходе 17 элемента И 29 по-с . В выходных регистрах i-f,-13.. в

 вл етс  сигнал об окончании, работы .конце сортировки: значени  чиСла, заустройства , триггер 22 устанавливает-писанные в начале сортировки во

с  в нулевое состо ние, работа гене- jвходные счетчики, поочередно записыратора тактовых импульсов блокирует:-ваютс , начина  с максимального.

продолжение табл,

(

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОРТИРОВКИ ДВОИЧНЫХ ЧИСЕЛ, содержащее генератор тактовых импульсов, счетчики, две группы триггеров, группу элементов И, элемент ИЛИ и элемент ИЛИ-НЕ, входы которого соединены с выходами триггеров первой группы, отличающееся тем, что, с целью расширения области применения устройства за счет возможности сортировки равных чисел, в него введены выходной счетчик, преобразователь числа единиц в двоичный код, буферный счетчик, второй элемент ИЛИ, регистр адреса, дешифратор адреса, выходные регистры и блок управления, включающий два триггера, пять элементов И, два элемента НЕ, элемент задержки и формирователь импульсов, причем вход запуска устройства соединен с единичным входом первого триггера блока управления, прямой выход которого соединен с входом управления генератора импульсов, первый выход которого подключен к первым входам первого и второго элементов И блока управления, а второй выход - к первым входам третьего и четвертого элементов И блока управления, в блоке управления вторые входы второго и четвертого элемен тов И соединены с прямым выходом второго триггера, инверсный выход которого подключен к вторым входам первого и третьего элементов И, третьи входы которых соединены соответственно с выходом и входом первого элемента НЕ, выход третьего элемента И через второй элемент НЕ соединен с входом синхронизации второго триггера, информационный вход которого подключен к входу логической единицы устройства, выход эле мента задержки соединен с третьем входом четвертого элемента И и входом формирователя импульсов, выход которого соединен с первым входом пятого элемента И, нулевым входом второго триггера и синхронизирующими входами триггеров первой группы, выход первого элемента И блока управления соединен с вычитающим входом выходного счетчика и суммирующими входами счетчиков, установочные входы которых являются входами соответствующих сортируемых чисел устройст-’ ва, а выходы переполнения подключены к синхронизирующим входам соответствующих триггеров второй группы, информационные входы которых подключены к входу логической единицы устройства·, а выходы соединены с информационными входами соответствующих триггеров первой группы и первыми входами соответствующих элементов И группы, вторые входы которых подключены к выходам соответствующих триггеров первой, группы, а выходы соединены с входами: первого элемента ИЛИ и соответствующими входами преобразователя числа единиц в двоичный код, выходы которого соединены с соответ .1182509 ствующими информационными входами буферного счетчика, выходы разрядов которого соединены с входами второго элемента ИЛИ, выход которого подключен к входу элемента задержки и третьему входу второго элемента и блока управления, выход которого соег динен с первыми входами разрешения записи выходных регистров, информационные входы которых соединены с выходами выходного счетчика и вторые входы разрешения записи подключены к соответствующим выходам дешифратора адреса, входы которого соединены с соответствующими выходами регист ра адреса, суммирующий вход которого соединен с вычитающим входом буферного счетчика и выходом четвертого элемента И блока управления, выход .первого элемента ИЛИ подключен к третьему входу третьего элемента И блока управления, выход которого •подключен к синхронизирующему входу буферного счетчика, выход элемента ИЛИ-HE соединен с вторым входом пятого элемента И блока управления, выход которого подключен к нулевому входу первого триггера блока управления и является выходом конца работы устройства.