SU446055A1 - Устройство дл сравнени двоичных чисел - Google Patents

Description

Изобретение относитс  к устройствам вычислительной техники, в частности к цифровым системам контрол  и обработки информации ,

Известны устройства дл  оравнени  следующих друг за другом чисел , заданных последовательностью импульсов, содержащие два счетных регастра с суммирующими и вычитаю щими счетными входами, линии задер жки, инвертор и логические схемы И, ИЛИ.

В этих устройствах вход регистра с суммирующим входом соединен со входом устройстш через схВ му И, второй вход которой св зан через схему IIE с выходом схемы ИЛИ, а вход регистра с вычитающим входом соединен со входом устройства через схему И, второй вход которой св зан G выходом охемы ИЛИ, входы которой в свою очередь св заны о выходами разр дов регастра о вшитаю щм входом,

а входы этих разр дов соединены о выходшли ооответствугощих разр дов регистра с суммирующим входом- через схемы И, вторые входа которых черев линию задержки соединены 00 входом сигнала сброса регистра с вычитающим входом.

Наиболее существенным недоотатком этих устройств  вл етс  большое количество регистров, в. сост. ветственно и мала  надежность,так как дл  получени  наибольшего или налменьшего из следу зщих друг за другом чисел необходимо два отдельных устройства,выполн ющих соответственные функции.

Целью изобретени  - вл етс  устранение вышеуказанного недостаТ ка. Дл  этого в предлагаемом устройстве первые входы третьего и четвертого элементов подключены к первому управл ющему входу устройства, второй управл ющий вход которого ооединен с п тым зле

ментом IT

, ;при этом вторые всоды

 лементов И, подключены к информационному входу устройства, третьи входы четвертого и п того элементов И соединены с соответст .вующими выходами первого элемента (мИ, третий вход третьего элемента И подключен к инверсному ВЫХОДУ триггера, вход которого соединен со входом первого элемента задержки, при атом ЕИХОДЫ третьего, четвертого и п того элементов И через второй элемент ИЖ подключены ко входу сложени  второго регистра..

Сущность изобретени  по сн в с  чертежом.

устройство дл  сравнени  двоичных чисел содержит регистр I с вычитающим и регистр 2 с суммирующим счетныгл входами, линии задержки 3. триггер 4, логические схемы И ИЛИ 6i2 входы устройства 7-10.

Устройство работает следующим образом.

В исходном состо нии регистры I, 2 свободны и триггер 4 в нулевом состо нии. Если разрешающий потенщ1ал на втором управл ющем входе 10 выборки наиоольшего из следующих друг за другом чисел, то перюе число, поступающее на инфощационный вход 7 через схемы И 5 и ИЛИ 6 , запи ываетс  в регистр 2. Импульс сброса, поступающий после числа на вход 8, переписывает содержимое регистра 2 в регистр I и устанавливает триггер 4 в единичное состо ние.

Иглпульсы, соответствующие еле дующеьту чкслу, поступают через схему И 5 на вычитающий вход регистра I и уменьшают его содержюлое .

Если это число окажетс  больше записываемого в регистрах, то в тот момент, когда в разр дах регастра I будут нули, прекращаетс  поступление импульсов очередности числа на вход регистра I и остальные импульсы числа, соответствующие разности сравниваемых двоичных чисел, поступают на суммирующий вход регистра 2, увеличива  его содержимое. Если второе число меньше первого или равно ему, то содержимое регистра 2 не изменитс  Поступаш(ий после очередного числа сигнал сброс стирает содержимое регистра I и перезаписывает в этот регистр дюичное число, записанное в регистре 2, которое  вл етс 

f.

результатом сравнени .

При поступлении на инфордациО нный вход устройства 7 следующего сравниваемого числа операци  сравнени  производитс  аналогично и результат сравнени  всегда оказыва етс  записанным в регистре .1.

В случае, если разрешающий потенциал на первом управл ющем входе 9 выборки наименьшего из следующих друг за другом чисел, то первое число, поступающее на информационный вход 7 через схемы И 5з и ИЛИ 6д записываетс  в регистр 2. Импульс сброса, поступающий пос

ле числа на вход 8, переписывает содержимое регистра 2 в регистр I и устанавливает триггер 4 в единичное состо ние и регистр 2 в нулевое .

Импульсы, соответствующие следующему двоичному числу,поступают на входы регистров I и 2 через схемы И 5i и И 5, ИЛИ б соответственно . В случае, если поступающее число равно или больше записанного в регистр I, то в тот момент когда в разр дах регистра I будут нули, прекращаетс  поступление импульсов очередности числа на входы регистров I и 2. Поступающий после очередного числа сигнал сброса стирает содержимое регистра I и перезаписывает в атот регистр двоичное число, записанное в регистре 2, которое  вл етс  результатом сравнени , и стирает содержимое регистра 2.

Б результате в регистр I будет записано наш,1еньшее из следующих друг за другом чисел.

nPF fvffiT ИЗОБРЕТЕШ1Я

Устройство дл  сравнени  двоичных чисел, содержащее элементы И, ИЛИ, триггер, первый регистр , вход вычитани  которого соединен с выходом первого элемента И, первый вход которого подключен к информационному входу устройства, а второй вход - к первому выходу первого элемента ИЛИ, входы которого соединены соответственно с разр дными выходами первого регистра , установочные входы которого соединены с выходами соответствующих элементов И, первые входы которых подключены соответственно к разр дным выходагл второго регистра , а вторые входы - ко входу первого элемента задержки и к выходу

Ьторого элемента задержки, вход которого соединен со входом сброса устройства, выход первого элемента задержки соединен с первш входом второго элемента И, соединенного со входами установки второго регистра , при этом второй вход второго элемента И подключен к первому управл ющему входу устройства, о тличающеес  тем, что, с целью упрощени  устройства, первыз входы третьего и четвертого элементов И подключены к первому управл ющему ВХОДУ устройства, второй управл ющий вход которого соединен

с ..п тым элементом

атом подклю вторые входы элементов чены к инфорлаиионному входу устройства , третьи входы четвертого и п того элементов И соединены с соответствующими выходагли первого элемента ИЛИ, третий вход третье го элемента И подключен к инверС ному выходу триггера, вход которого соединен со входом первого элемента задержки, при этом выходы третьего, четвертого и п того элементов И через второй элемент МИ подключены ко входу сложени  второго регистра.