SU264001A1 - УСТРОЙСТВО дл УПРАВЛЕНИЯ СЛОЖЕНИЕМ РАЗНОЗНАЧНЫХ ЧИСЕЛ - Google Patents
УСТРОЙСТВО дл УПРАВЛЕНИЯ СЛОЖЕНИЕМ РАЗНОЗНАЧНЫХ ЧИСЕЛInfo
- Publication number
- SU264001A1 SU264001A1 SU1271880A SU1271880A SU264001A1 SU 264001 A1 SU264001 A1 SU 264001A1 SU 1271880 A SU1271880 A SU 1271880A SU 1271880 A SU1271880 A SU 1271880A SU 264001 A1 SU264001 A1 SU 264001A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- circuit
- elementary
- operand
- result register
- controlling
- Prior art date
Links
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001960 triggered Effects 0.000 description 2
- 101700050118 Gstm7 Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 230000001131 transforming Effects 0.000 description 1
Description
Изобретение относитс к устройствам дл управлени вьшолнение.м ар.ифметически.х операций в вычислительных, машинах.
Известны устройства дл управлени выполнением операцией сложени разнозначных чисел , которые производ т преобразование в дополнительный .код отр.идательного числа, наход щегос в любам из двух регистров арифметического устройства - регистре результата и регистре посто нного операнда. Их недостатком вл етс необходимость восстановлени посто нного операнда, что приводит к увеличению числа элементарных операций, составл ющих операцию сложени , и требует дополнительного оборудовани в цеп х преобразований чисел в дополнительный код.
Цель изобретени - сокращение количества элементарлых операций, экономи оборудовани в цеп х управлени операцией сложени разнозначных чисел и упрощение логической структуры арифметических устройств.
Это .достигнуто благодар тому, что устройство дл управлени сложением разнозначных чисел содержит схему формировани сигнала завершени опе1рации и устройство переключени элементарных операций, один из входов которого Подсоединен через схему «Р1ЛИ к выходу первой схемы «И, входы первой схемы «И соединены с цепью признака отсутстви переноса из старшего разр да регистра
результата и цепью признака ненулевого операнда в регистре результата, к одному из выходов устройства переключени элементарных операций подключены втора и треть схемы «И, второй вход второй схемы «И соединен с цепью признака переноса из старшего разр да регистра результата, а второй вход третьей схемы «И присоединен к цепи признака нулевого операнда в регистре результата , выходы второй и третьей схем «И присоединены ко входам схемы формировани сигнала завершени операции.
На фиг. 1 изображена схема предполагаемого устройства; на фиг. 2 предоставлена временна диаграмма управл ющ их тактовых импульсов, обеспечивающих переходы от выполненной элементарной операции к новой элементарной операции, вплоть до завершени операции в целом.
На фиг. 1 прин ты следующие обозначени /, 2, 3, 4 - цепи управл ющих импульсов соответственно первого, второго, третьего и четвертого тактов операции; 5 - устройство переключени элементарных операций; 6 -
цепь признака переноса из старшего разр да регистра результата; 7 - цепь признака ненулевого операнда в регистре посто нного операнда; 8 - цепь признака нулевого операнда в регистру результата; .9 - цепь признака гистра результата; 10 - шина управлени элементарной операцией преобразовани в дополнительный код операнда в |регистре результата; И - шина управлени элементарсложени операцией двух, регистрах с записью результата в регистр результата; 12 - схема формировани сигнала завершени операции; 13 - сигнал завершени операции; 14 - .схема «ИЛИ дл включени элементарной операции преобразовани в дополнительный код; 15 - перва схема Уб - втора схема 17 - , треть схема «И. На фиг. 2, Уд, 2д, 3 д, 4 д- диаграммы импульса соответственно на цеп х 1, 2, 3 к 4. Устройство 5 имеет два входа. Один из его входов соединен со схемой «ИЛИ 14 дл включени элементарной операции преобразовани в дополнительный код.. Второй вход подключен к цепи 2 дл включени элементарной операции сложени чисел с выключением предыдущей элементарной операции. Схема 12 имеет три входа. Первый служит дл формировани сигнала завершени операции в случае переноса из старшего разр да регистра результата после элементарной операции сложени и присоединен ,к выходу схемы «И 16; второй вход - дл формировани сигнала завершени операции после элементарной операции сложени в случае нулевого операнда в регистре результата и присоединен к выходу третьей схемы «И 17. Третий вход этой схемы присоединен к цепи четвертого тактового импульса дл раарешени завершени операции после вторичной элементарной операции преобразовани числа в дополнительный код. Работу устройства управлени в динамике рассмотрим на примерах. Пример 1. Пусть содержимое регистра посто нного операнда (Л) - 42; Содержимое регистра результата (В - 6. По цепи 1 через схему «ИЛИ 14 в момент / д включаетс элементарна операци преобразовани в дополнительный код. На шине 10 по вл етс единичный потенциал, воздействующий на арифметическое устройство, и к концу первого такта в регистрах А и В будет следующа информаци : (Л) - 42, iS) - 64 36 д. к. Далее по цепи 2 по импульсу 2 происходит выключение элементарной операции преобразовани в дополнительный код и включение элементарной операции сложени . На шине 10 по вл етс нулевой потенциал, а на шине 11- единичный потенциал, воздействующий на схему арифметического устройства. В конце второго такта в регистрах (Л) и (В) будем иметь: (Л) - 42, (В) -06 + 4- перенос. который, воздейству на схему «И 16, приводит к завершению операции. Таким образом, в рассмотренном случае операци состоит из двух тактов выполнени разных микроопераций без использовани передач информации между регистрами и с сохранением слагаемого в регистре посто нного операнда. ОТВЕТ. (В - 6, (Л) - 42. ПРИМЕР 2. Пусть (Л) - 36, (В) - 42. В этом случае первый и второй такт будут совпадать с описанными в предыдущем случае . Однако к концу второго такта содержимое регистров будет следующее: (Л) 36, (В) - + 94 + отсутствие переноса из старшего разр да. При этом на цепи признака отсутстви переноса будет единичный потенциал. Поскольку исходный операнд не равен нулю, на шине 10 будет также единичный потенциал, что приведет к срабатыванию схемы «И 15, который вызовет включение элементарной операции преобразовани и дополнительный код и выключение элементарной операции сложени , Тогда к концу третьего такта (Л) 36, (В) -6. После этого по цепи 4 вырабатываетс сигнал заверш1ени операции. Пример 3, Пусть (Л) -36, (В) 0. В этом случае первые два такта совпадут с рассмотренными случа ми. Однако после второго такта срабатывает схема «И 17 за счет единичного потенциала в цепи S и в третьем такте по вл етс сигнал 13 завершени операции на цепи 1. Содержимый регистров будет: (Л) -36 и (В) - 36. Таким образом, во всех случа х схема, показанна на фиг. 1, позвол ет получить сумму разнозначных чисел, при этом используютс только микрооперации без применени обмена информацией между регистрами и восстановлени посто нного операнда, который всегда сохран етс , не участву в преобразовани х во врем выполнени еперации. Предмет изобретени Устройство дл управлени сложением разозначных чисел, содержащее схемы «ИЛИ «И, отличающеес тем, что, с целью сокраени количества элементарных операций, кономии оборудовани в цеп х управлени перацией сложени разнозначных чисел и прощени логической структуры арифметиеских устройств, оно содержит схему формиовани сигнала завершени операции и устойство переключени элементарных операнй , один из входов которого подсоединен ерез схему «ИЛИ к выходу первой, схемы
«И, входы первой схемы «И соединены с цепью признака отсутстви переноса из старшего разр да регистра результата и цепью признака ненулевого операнда в регистре результата, к одному из выходов устройства переключени элементарных операции подключены втора и треть схемы «И, Bxopoji вход второй схемы «И соединен с ценыо признака переноса из старшего разр да регистра результата, а второй вход третьей схемы «И присоединен к цепи признака нулевого операнда в регистре результата, выходы второй и третьей схем «И присоединены ко входам схемы формировани сигнала завершени олерации.
/ ,,
//
.v
-(-
ид
/7
Publications (1)
Publication Number | Publication Date |
---|---|
SU264001A1 true SU264001A1 (ru) |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU264001A1 (ru) | УСТРОЙСТВО дл УПРАВЛЕНИЯ СЛОЖЕНИЕМ РАЗНОЗНАЧНЫХ ЧИСЕЛ | |
US2998192A (en) | Computer register | |
US4070664A (en) | Key controlled digital system having separated display periods and key input periods | |
US4958313A (en) | CMOS parallel-serial multiplication circuit and multiplying and adding stages thereof | |
JP2634794B2 (ja) | 液晶駆動装置 | |
SU860041A1 (ru) | Генератор случайных чисел | |
SU1734212A1 (ru) | Устройство дл вычислени остатка по модулю 2 @ +1 | |
SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
SU454548A1 (ru) | Узел дл сортировки информации | |
JPS61156434A (ja) | 直列動作のデイジタル乗算器 | |
SU1238098A1 (ru) | Многофункциональный модуль | |
JPS5927941B2 (ja) | 電子式卓上計算機 | |
SU1539774A1 (ru) | Генератор псевдослучайной последовательности | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU798794A1 (ru) | Устройство дл отображени информацииНА эКРАНЕ элЕКТРОННО-лучЕВОй ТРубКи | |
SU1259253A1 (ru) | Вычислительное устройство | |
JP2642970B2 (ja) | シフトレジスタ回路 | |
SU1298746A1 (ru) | Устройство дл формировани адреса следующей микрокоманды | |
SU596946A1 (ru) | Устройство дл микропрограммного управлени | |
SU1247862A1 (ru) | Устройство дл делени чисел | |
SU450162A1 (ru) | Перестраиваемый фазо-импульсный многоустойчивый элемент | |
SU669354A1 (ru) | Сумматор по модулю три | |
SU1282120A1 (ru) | Устройство дл вычислени степенных функций | |
SU1246091A1 (ru) | Устройство дл извлечени квадратного корн | |
RU2248033C1 (ru) | Преобразователь кода грея в параллельный двоичный код |