SU1705830A1 - Device for checking decoder - Google Patents

Device for checking decoder Download PDF

Info

Publication number
SU1705830A1
SU1705830A1 SU904805969A SU4805969A SU1705830A1 SU 1705830 A1 SU1705830 A1 SU 1705830A1 SU 904805969 A SU904805969 A SU 904805969A SU 4805969 A SU4805969 A SU 4805969A SU 1705830 A1 SU1705830 A1 SU 1705830A1
Authority
SU
USSR - Soviet Union
Prior art keywords
decoder
output
input
information
encoder
Prior art date
Application number
SU904805969A
Other languages
Russian (ru)
Inventor
Владимир Викторович Голованов
Николай Николаевич Савич
Валерий Михайлович Камышный
Original Assignee
Рижское Высшее Военно-Политическое Училище Им.Маршала Советского Союза Бирюзова С.С.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Рижское Высшее Военно-Политическое Училище Им.Маршала Советского Союза Бирюзова С.С. filed Critical Рижское Высшее Военно-Политическое Училище Им.Маршала Советского Союза Бирюзова С.С.
Priority to SU904805969A priority Critical patent/SU1705830A1/en
Application granted granted Critical
Publication of SU1705830A1 publication Critical patent/SU1705830A1/en

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  различных дешифраторов . Целью изобретени   вл етс  упрощение устройства. Устройство содержит шифратор 1, элемент задержки 2, эле мент ИСКЛЮЧАЮЩЕЕ ИЛИ 3. интегратор 4, информационные входы 5 и 6 устройства дл  подключени  к соответствующим информационным выходам контролируемого дешифратора, контрольный выход 7 устройства . При исправности контролируемого дешифратора 8 на контрольном выходе 7 устройства формируетс  последовательность импульсов с периодом Т m-r, где m - число выходов группы контролируемого дешифратора 8, а г , - врем  задержки в прохождении сигнала через шифратор 1 и контролируемый дешифратор 8. 1 ил.The invention relates to automation and computing and can be used to control various decoders. The aim of the invention is to simplify the device. The device contains the encoder 1, the delay element 2, the element EXCLUSIVE OR 3. the integrator 4, the information inputs 5 and 6 of the device for connection to the corresponding information outputs of the monitored decoder, the control output 7 of the device. When the monitored decoder 8 is healthy, a pulse sequence with a period T m-r is formed at the control output 7 of the device, where m is the number of outputs of the group of monitored decoder 8, and g is the delay time in the signal passing through the encoder 1 and the controlled decoder 8. 1 Il.

Description

(L

СWITH

CDCD

DCDC

+5+5

вat

//

77

«XT"XT

-H

О СЛ 00 СОAbout SL 00 WITH

оabout

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  различных дешифраторов .The invention relates to automation and computing and can be used to control various decoders.

Цель изобретени  - упрощение устройства .The purpose of the invention is to simplify the device.

На чертеже представлена структурна  схема устройства дл  контрол  дешифратора .The drawing shows a block diagram of a device for controlling a decoder.

Устройство содержит шифратор 1, элемент 2 задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3, интегратор4, информационные входы 5 и 6 устройства дл  подключени  к соответтвующим информационным выходам контролируемого дешифратора и контрольный выход 7 устройства.The device contains encoder 1, delay element 2, element EXCLUSIVE OR 3, integrator 4, information inputs 5 and 6 of the device for connection to the corresponding information outputs of the monitored decoder and control output 7 of the device.

Устройство работает следующим образом .The device works as follows.

При исправном контролируемом дешифраторе 8 предположим, что в начальный момент времени его входы установлены в ноль. На выходе О дешифратора по витс  логическа  единица, котора  возбуждает второй вход 1 шифратора. На его выходе по вл етс  комбинаци , соответствующа  единице в двоичном коде, на выходе дешифратора пропадает логическа  единица на выходе О и по вл етс  на выходе 1, при этом возбуждаетс  вход 2 шифратора и т.д. Таким образом, в устройстве возникает автогенераци  с периодом Т m г,, где m - число выходов контролируемого дешифратора , а г ,- врем  задержки прохождени  сигнала через шифратор и контролируемый дешифратор. Так как г достаточно мало, то частота работы контролируемого дешифратора близка к максимальной, что соответствует наиболее т желому режиму работы. Величина задержки-элемента 2 задержки Т3 (m-1) r . Через это врем  после по влени  сигнала на первом выходе на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 присутствуют два единичных сигнала, так как через это врем  по вл етс  сигнал логической единицы . Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 остаетс  в нулевом состо нии. Интегратор 4 служит дл  фильтрации выбросов на выходе элемента 3 из-за случайного кратковременного несовпадени  сигналов на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 и может представл ть собой элемент ИЛИ с подключенным на входе конденсатором.With a properly controlled decoder 8, suppose that at the initial moment of time its inputs are set to zero. At the output O of the decoder, according to Vits, a logical unit that excites the second input 1 of the encoder. At its output, a combination corresponding to one in the binary code appears, the logical unit at the output O disappears at the output of the decoder and appears at output 1, the input 2 of the encoder is excited, etc. Thus, autogeneration occurs in the device with a period of T m g, where m is the number of outputs of the monitored decoder, and g is the delay time of the signal passing through the encoder and the monitored decoder. Since r is sufficiently small, the frequency of the controlled decoder is close to the maximum, which corresponds to the most severe mode of operation. The magnitude of the delay element 2 delay T3 (m-1) r. After this time after the appearance of the signal at the first output, two single signals are present at the inputs of the EXCLUSIVE or 3 element, since after this time a signal of a logical unit appears. The element EXCLUSIVE OR 3 remains in the zero state. The integrator 4 serves to filter outliers at the output of element 3 due to an accidental short-term mismatch of the signals at the inputs of the element EXCLUSIVE OR 3 and can be an element OR with a capacitor connected at the input.

При неисправном контролируемом дешифраторе 8 при наличии на его входе (выходе ) константы пол  на входе 5 устройства и через некоторое врем  на выходе 7 возникают последовательности сигналов с периодом То 0+1) т где j - номер неисправного выхода, а j+Т - входа. На входе 6 сохран етс  логический ноль. При неисправности типа (константа нол  на О выходеIn case of a faulty controlled decoder 8, if there is a field constant at the input (output) of the device input 5 and after some time, the output 7 generates sequences of signals with a period That 0 + 1) t where j is the number of the output that is faulty and j + T is the input . At input 6, a logical zero is stored. In the event of a type failure (constant zero on output

дешифратора) генераци  вообще не возникает , на входах 5 и 6 и выходе 7 устройства присутствует логический ноль. При такой же неисправности на последнем выходе на входе 6 имеетс  ноль, а на входе 5 и выходе 7decoder generation does not occur at all, at the inputs 5 and 6 and the output 7 of the device there is a logical zero. With the same fault, the last output at input 6 is zero and at input 5 and output 7

устройства - генераци  с периодом Т. При неисправност х типа константа единицы, т.е. по влении двух и более единиц на выходе дешифратора, частота генерации на входе 6 устройства увеличиваетс  и на выходеdevices - generation with period T. For faults of type constant unit, i.e. the appearance of two or more units at the output of the decoder, the frequency of generation at the input 6 of the device increases and at the output

7 также по вл етс  последовательность импульсов .7, a pulse train also appears.

Изобретение позвол ет упростить устройство и сократить количество оборудовани .The invention allows to simplify the device and reduce the amount of equipment.

Claims (1)

Формула изобретени Invention Formula Устройство дл  контрол  дешифратора, содержащее элемент задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и интегратор, причем выход элемента задержки соединен сA device for controlling the decoder, containing a delay element, an EXCLUSIVE OR element and an integrator, the output of the delay element being connected to первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход интегратора  вл етс  контрольным выходом устройства, вход элемента задержки - первым информационным входом устройства дл  подключени  к первому информационному выходу контролируемого дешифратора, отличающеес  тем, что, с целью упрощени  устройства, оно содержит шифратор, причем 1-е информационные входы шифратора  вл ютс  (И)-ми информационными входами устройства дл  подключени  к (М)-м информационным выходам контролируемого дешифратора (2 1 т, где т - число информационных выходов контролируемого дешифратора), первый информационный вход шифратора и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к гл-му информационному входу устройства дл  подключени  к m-му информационному выходу контролируемого дешифратора, выход шифратора  вл етс  информационным выходом устройства дл  подключени  к информационному входу контролируемого дешифратора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом интегратора.The first input of the EXCLUSIVE OR element, the integrator output is the control output of the device, the input of the delay element is the first information input of the device for connection to the first information output of the monitored decoder, characterized in that, in order to simplify the device, it contains an encoder, and the 1st information The inputs of the encoder are (I) -m device information inputs for connecting to the (M) -m information outputs of the monitored decoder (2 1 t, where t is the number of information outputs of the decoder), the first information input of the encoder and the second input of the element EXCLUSIVE OR are connected to the main information input of the device for connection to the m-th information output of the monitored decoder, the output of the encoder is the information output of the device for connection to the information input of the monitored decoder, the output of the element EXCLUSIVE OR connected to the integrator input.
SU904805969A 1990-01-15 1990-01-15 Device for checking decoder SU1705830A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU904805969A SU1705830A1 (en) 1990-01-15 1990-01-15 Device for checking decoder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU904805969A SU1705830A1 (en) 1990-01-15 1990-01-15 Device for checking decoder

Publications (1)

Publication Number Publication Date
SU1705830A1 true SU1705830A1 (en) 1992-01-15

Family

ID=21503801

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904805969A SU1705830A1 (en) 1990-01-15 1990-01-15 Device for checking decoder

Country Status (1)

Country Link
SU (1) SU1705830A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1439595, кл. G 06 F 11/26, 1987. Авторское свидетельство СССР № 1336012,кл. G Об F 11/26, 1986. *

Similar Documents

Publication Publication Date Title
SU1705830A1 (en) Device for checking decoder
SU1394432A1 (en) Pulse recurrence frequency divider
SU1471193A1 (en) Optimal fibonacci p-code checker
SU1569979A1 (en) Subtracting counting device with controllable scaling ratio
SU1283743A1 (en) Device for checking conversion of information
SU1392624A1 (en) Electronic distributor
SU1480099A1 (en) Flip-flop circuit
SU1520526A1 (en) Device for checking comparison circuits
SU1038886A1 (en) Phase meter
RU2081770C1 (en) Device to transmit information from locomotive
SU1361050A1 (en) Device for activating the control relay of railway automatic remote control system
SU1200193A1 (en) Apparatus for phase discrete control
SU1275450A1 (en) Device for checking passage sequence of signals
RU2015543C1 (en) Unit for majority selection of signals
SU1108368A2 (en) Signalling device
SU1238245A1 (en) Self-checking device for checking code
JP2843070B2 (en) Voltage detector
SU1649547A1 (en) Signatures analyzer
SU1645981A1 (en) Object state signalling device
SU1226657A1 (en) Device for checking counter
SU1501060A1 (en) Device for checking digital integrated microcircuits
SU1332445A1 (en) Device for protecting a three-phase electric installation against operation on two phases and against reversed alternation of phases
SU1238053A2 (en) Information output device
SU1179409A1 (en) Device for sporadic transmission of supervisory indication signals
SU1130870A1 (en) Device for checking distributor