0000
со а 00 1 Изобретение относитс к контрольно-измерительной технике и может быт использовано в устройствах предупред тельной, аварийной и других видов си нализации, По основному авт.св. № 900202 известно сигнализирующее устройство, содержащее блок управлен.{ , вход кот рого соединен с выходом частотного датчика, пороговый элемент, счетный и управл ющий входы которого соедине ны соответственно с выходом задающего генератора и первым выходом блока управлени , реверсивный счетчик, выход которого через оснозной дешифратор соединен с единичным входом регистрирующего триггера, выход которо го соединен с входом указател , два элемента И, первые входы которых сое динены с вторым выходом блока управлени , вторые входы первого и второг элементов И соединены соответственно с единичным и нулевым выходами порогового элемента, дополнительный дешифратор , входы которого соединены с нулевыми вьгходами всех разр дов счет чика, а выход - с нулевым входом регистрирующего триггера и третьим входом второго элемента И, выход кот рого подключен к впгчитающему входу счетчика, выход основного дешифратора соединен с третьим входом первого элемента И, выход которого соединен с суммирующим входом счетчика 1. При работе данного сигнализирующе го устройства в услови х интенсивных помех возможен сбой в реверсивном счетчике, который вл етс наименее помехоустойчивым, что приводит к кратковременной выдаче ложной информации . Целью изобретени вл етс повышение помехоустойчивости. Указанна цель достигаетс тем, что в сигнализирующее устройство по авт.св. № 900202 введен дополнительный триггер, единичный и нулевой установочные входы которого соединены с выходами первого и второго элементов И, а единичньп1 и нулевой выхо ды его соединены с дополнительными входами основного и дополнительного дешифраторов соответственно. На чертеже пригзедена структурна схема сигнализирующего устройства. Устройство содержит частотный датчик 1, выход которого соединен с входом блока управлени 2, задающий 68 генератор 3, выход которого соединен со счетным входом порогового элемента 4, управл ющий вход которого соединен с первым выходом блока 2, указатель 5, первый и второй элементы И 6 и 7, первые входы которых соединены с вторым выходом блока 2, а вторые - с единичным и нулевым выходами элемента 4, дополнительный триггер 8, реверсивный счетчик 9, выход которого соединен с первым входом основного дешифратора 10, а нулевые выходы всех разр дов соединены с входами дополнительного дешифратора 11, выход которого соединен с нулевым входом регистрирующего триггера 12 и третьим входом элемента И 7, выход триггера 12 соединен с входом указател 5, единичньй установочный вход триггера 12 соединен с выходом дещифратора 10 и третьим входом элемента И 6, выход которого соединен Q суммирующим входом счетчика 9 и единичным установочным входом триггера 8, вычитающий вход счетчика 9 соединен с нулевым установочным входом триггера 8 и выходом элемента 7, а выходы триггера 8 соединены с дополнительными входами дешифраторов 10 и 11. Устройство работает следующим образом .. Входной сигнал в датчике 1 преобразуетс в соответствующий числоимпульсный код, поступающий на вход блока 2, с первого выхода которого на вход элемента 4 поступают управл ющие сигналы, разрешающие измерение одного периода входной частоты путем подсчета счетчиком элемента 4 числа импульсов, поступающих на счетный вход от генератора 3. В результате измерени на единичном или нулевом выходе элемента 4 по вл етс разрешающий потенциал, поступающий на первый вход элемента И 6 или И 7 и сигнализирующий о достижении или недостижении входной частотой значени порога срабатывани . По окончании цикла измерени на втором выходе блока 2 формируетс командный сигнал, поступающий на вторые входы элементов И 6 и 7. При наличии разрешающего потенциала на единичном или нулевом выходе элемента 4 срабатывает элемент И 6 или 7, и импульс с его выхода поступает на единичный или нулевой установочный вход триггера 8 и на суммирующий или вычитающий вход счетчика 9. Принцип работы устройства основан на том, что триггер 8 дополнительно контролирует, на какой из входов реверсивного счетчика 9 - суммирующи или вычитающий - поступил последний импульс, приведший к N -кратному под тверждению срабатывани (несрабатыва ни ) элемента 4. Если преобладают импульсы, поступающие по суммирующему входу счетчика, то счетчик достигает состо ни N/О/ и суммирующий (вычитаю1;ий) вход счетчика блокируетс нулевым потенциалом, поступающим с выхода основного (дополнительного ) дешифратора, триггер 12 и указатель устанавливают в состо ние, соответствующее информативному параметру входного сигнала. В известном устройстве в случае сбо в результате воздействи помех на счетчик и установки его в новое состо ние суммирующий (вычитаю щий) вход разблокируетс и импульсы начинают поступать в счетчик, увеличива (уменьша ) его содержимое. Наступает момент, когда при преобладающих импульсах, поступающих по суммирующему (вычитающему) входу, в процессе суммировани (вь(читани ) счетчик принимает промежуточное состо ние 0/N/. При этом с выхода дополнительного (основного) дешифратора поступает импульс, который устанавливает триггер 12, а следовательно , и указатель в ложное состо ние и сохран ет его в течение времени, необходимого дл достижени счетчиком состо ни N/0/. В предлагаемом же устройстве если в счетчике 9 произошел сбой, в результате которого последний импульс, приведший к достижению счетчиком 9 состо ни N-кратного подтверждени срабатывани (несрабатывани ) злемента 4, поступил на вычитаю1ций (суммирующий ) вход, то с единичного (нулевого ) выхода триггера 8 поступает нулевой запре01ающий потенциал на дополнительный вход дешифратора 10 (дешифратора 11), нейтрализует промежуточное ложное состо ние счетчика 9 и не позвол ет установить триггер 12, а следовательно, и указатель 5 в ложное состо ние. В результате регистрирующий триггер 12 и указатель 5 сохран ют предыдущее N -кратно подтвержденное состо ние. Таким образом обеспечиваетс защита от ложного включени или выключени указател .00 1 The invention relates to instrumentation engineering and can be used in devices of preventive, emergency and other types of sialization, According to the main author. No. 900202 is known a signaling device containing a control unit {, the input of which is connected to the output of the frequency sensor, a threshold element, the counting and control inputs of which are connected respectively to the output of the master oscillator and the first output of the control unit, a reversible counter, the output of which is through the decoder is connected to a single input of the registering trigger, the output of which is connected to the pointer input, two AND elements, the first inputs of which are connected to the second output of the control unit, the second inputs of the first the second elements And are connected respectively to the single and zero outputs of the threshold element, an additional decoder, the inputs of which are connected to zero inputs of all bits of the counter, and the output to the zero input of the recording trigger and the third input of the second element I, the output of which is connected to the input terminal the counter, the output of the main decoder is connected to the third input of the first element I, the output of which is connected to the summing input of counter 1. When this signaling device is operating under conditions of intense s interference may fail to down counter which is the least error correcting, resulting in short-issuing false information. The aim of the invention is to improve noise immunity. This goal is achieved by the fact that the signaling device according to auth.St. No. 900202 introduced an additional trigger, the unit and zero installation inputs of which are connected to the outputs of the first and second I elements, and the unit 1 and zero output of it are connected to the additional inputs of the main and additional decoders, respectively. In the drawing, the signaling device's schematic diagram is attached. The device contains a frequency sensor 1, the output of which is connected to the input of the control unit 2, the oscillator 3 driving 68, the output of which is connected to the counting input of the threshold element 4, the control input of which is connected to the first output of the block 2, pointer 5, first and second elements 6 and 7, the first inputs of which are connected to the second output of block 2, and the second to the single and zero outputs of element 4, an additional trigger 8, a reversible counter 9, the output of which is connected to the first input of the main decoder 10, and zero outputs of all bits of connections The inputs to the additional decoder 11, the output of which is connected to the zero input of the registering trigger 12 and the third input of the And 7 element, the output of the trigger 12 are connected to the input of the pointer 5, a single installation input of the trigger 12 is connected to the output of the Delifter 10 and the third input of the And 6 element, output which is connected by Q summing input of the counter 9 and a single installation input of the trigger 8, the subtractive input of the counter 9 is connected to the zero installation input of the trigger 8 and the output of the element 7, and the outputs of the trigger 8 are connected to the additional inputs decoder 10 and 11. The device operates as follows .. The input signal in sensor 1 is converted into the corresponding number-pulse code, fed to the input of block 2, from the first output of which to the input of element 4 receives control signals that allow the measurement of one period of the input frequency by counting the counter of the element 4 of the number of pulses arriving at the counting input from the generator 3. As a result of the measurement, at a single or zero output of the element 4 there appears a resolving potential arriving at the first input of the element AND 6 Il And 7 and signals the achievement or failure to reach the input frequency value threshold. At the end of the measurement cycle, at the second output of block 2, a command signal is generated that arrives at the second inputs of elements 6 and 7. If there is a resolving potential at element 1 or zero of element 4, element 6 or 7 is activated and the pulse from its output goes to 1 or 2 zero setup trigger input 8 and the summing or subtracting input of the counter 9. The principle of operation of the device is based on the fact that the trigger 8 additionally controls which of the inputs of the reversible counter 9 - summing or subtracting - has arrived after This impulse, which led to the N -fold confirmation of the operation (non-operation) of element 4. If pulses prevailing at the summing input of the counter, the counter reaches the state N / O / and the summing (subtracting; i) input of the counter is blocked by zero potential, coming from the output of the main (additional) decoder, trigger 12 and pointer are set to the state corresponding to the informative parameter of the input signal. In the known device, in the event of a malfunction as a result of interference with the counter and setting it to a new state, the summing (subtracting) input is unlocked and the pulses begin to flow into the counter, increasing (decreasing) its contents. There comes a moment when, with the prevailing pulses arriving at the summing (subtracting) input, in the process of summing (reading (reading) the counter takes an intermediate state of 0 / N /. At the same time, an output from the output of the additional (main) decoder) triggers a trigger 12 and, consequently, the pointer is in a false state and retains it for the time necessary for the counter to reach the state N / 0. In the proposed device, if the counter 9 failed, as a result of which the last pulse, When the counter 9 reaches the state of N-times confirmation of operation (non-operation) of element 4, enters the subtraction (summing) input, then the zero inhibitory potential of the additional input of the decoder 10 (decoder 11) enters from the single (zero) output of the trigger 8 an intermediate false state of the counter 9 and does not allow triggering the trigger 12, and hence the pointer 5 to the false state. As a result, the register trigger 12 and the pointer 5 retain the previous N-times confirmed state. In this way, it is protected from falsely turning the pointer on or off.