SU1394432A1

SU1394432A1 - Pulse recurrence frequency divider

Info

Publication number: SU1394432A1
Application number: SU864096813A
Authority: SU
Inventors: Леонид Алексеевич Литвин
Original assignee: Предприятие П/Я Ю-9420
Priority date: 1986-07-25
Filing date: 1986-07-25
Publication date: 1988-05-07

Description

Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники при повьпленных требо- пани х по надежности.The invention relates to a pulse technique and can be used in automation and computing devices with the highest reliability requirements.

Цель изобретени - повышение надежности за счет обеспечени работоспособности делител в случа х, когда сохран ет работоспособность хот бы один из счетчиков импульсов, незавиг симо от вида неисправности другого счетчика импульсов и дешифратора, кроме того, длительность выходных импульсов равна периоду входных„ The purpose of the invention is to increase reliability by ensuring the operability of the divider in cases when at least one of the pulse counters remains operable, regardless of the type of failure of the other pulse counter and the decoder, in addition, the duration of the output pulses is equal to the period of the input pulse.

На чертеже приведена электрическа структурна схема делител частоты следовани иктульсовThe drawing shows an electrical structural diagram of the frequency divider following iktulse

Делитель частоты следовани им-, пульсов содержит первьй 1 и второй 2 счетчики импульсов, первый 3 и второй 4 дешифраторы, первый 5 и второй 6, третий 7 и четвертый 8 триггеры (все триггеры D-типа), первый 9, второй 10 и третий 11 элементы Н, первый 12 и второй 13 элементы ИЛИ, элемент ИСКЛЮЧАКИЦЕЕ 1Ш11 14, формирователь 15 импульсов, первую 16 и вторую 17 входные шины и первую 18 и вторую 19 выходные шины, при этом, перва вход- на шина 16 соеди гена с установочным входом второго триггера 6, выход которого соединен с второй выходной шиной 19, втора входна шина 17 соединена со счетными входами первого 1 и второго 2 счетчиков импульсов, с тактовыми входами первого 5 и второго 6 триггеров и через формирователь 15 импульсов с тактовыми входами третьего 7 и четвертого 8 триггеров, выхо- ды первого 1 и второго 2 счетчиков i импульсов соединены с соответствующими входами соответственно первого 3 и второго 4 дешифраторов, выход первого дешифратора 3 соединен с ин- формационным входом третьего триггера и с первым входом первого элемента И 9, второй вход которого .соединен с инверсным выходом третьего триггера 7, выход второго дешифратора 4 соединен с информационньп входом четвертого .триггера 8 и с первьм входом второго элемента И 10, второй вход которого соединен с инверсным выходом четвертого триггера 8, выход первого элемента И 9 соединен с первыми входами второго элемента ИЛИ 13 и элемента ИСКЛЮЧАЩЕЕ ИЛИ 14, вторые входы которых соединены с выходом второго элемента И 10, выход второго элемента Ш1И 13 соединен с информационным входом первого триггера 5, выход элемента ИСКЛК}ЧАК 1ЕЕ ШШ 14 соединен с первым входом первого элемента ИЛИ 12, выход которого соединен с ин формадионным входом второго триггера 6, второй вход - с третьего элемента И 11, первьп и второй входы которого соединены с пр мыми выходами соответственно четвертого 8 и третьего 7 триггеров.The pulse frequency divider, pulses contains the first 1 and second 2 pulse counters, the first 3 and second 4 decoders, the first 5 and second 6, third 7 and fourth 8 triggers (all D-type triggers), the first 9, second 10 and third 11 elements H, first 12 and second 13 elements OR, element EXCLUSIVE 1Ш11 14, shaper 15 pulses, first 16 and second 17 input tires and first 18 and second 19 output tires, at the same time, the first input to bus 16 connects the gene with the installation the input of the second trigger 6, the output of which is connected to the second output bus 19, the second input bus 17 soi inen with counting inputs of the first 1 and second 2 pulse counters, with clock inputs of the first 5 and second 6 flip-flops and through the shaper 15 pulses with clock inputs of the third 7 and fourth 8 flip-flops, the outputs of the first 1 and second 2 counters i pulses are connected to the corresponding the inputs of the first 3 and second 4 decoders, respectively, the output of the first decoder 3 is connected to the information input of the third trigger and the first input of the first element 9, the second input of which is connected to the inverse output of the third trigger 7, output The second decoder 4 is connected to the information input of the fourth trigger 8 and with the first input of the second element 10, the second input of which is connected to the inverse output of the fourth trigger 8, the output of the first element 9 9 connected to the first inputs of the second element OR 13 and the element EXCLUSIVE OR 14 , the second inputs of which are connected to the output of the second element I 10, the output of the second element ШИИ 13 is connected to the information input of the first trigger 5, the output of the element EXCLUSIVE} CHAK 1EE ШШ 14 is connected to the first input of the first element OR 12, the output of which a union of yn formadionnym input of the second flip-flop 6, the second input - to the third AND gate 11, pervp and second inputs of which are connected with straight outputs respectively third and fourth 8 7 triggers.

Делитель частоты следовани им-, пульсов работает следуюшим образом.The frequency divider following pulses works as follows.

По иине 17 на счетные входы счетчиков 1 и 2 поступают импульсы входной частоты. Дешифраторы 3 и 4 вьще- л ют конечное (заданное) состо ние счетчиков 1 и 2 соответственно.In 17, the counting inputs of counters 1 and 2 receive input frequency pulses. Decoders 3 and 4 enrich the final (specified) state of counters 1 and 2, respectively.

При нормальной -работе устройства (отсутствуют неисправные элементы) выходные сигналы с дешифраторов 3 иDuring normal operation of the device (there are no faulty elements) output signals from decoders 3 and

4поступают на первые входы элементо И 9 и 10 соответственно, на вторых входах которых присутствуют раэре- шаюгще сигналы с инверсных выходов триггеров 7 и 8 соответственно. Триггеры 7 и 8 наход тс в нулевом состо нии , так как в момент поступлени импульса с выхода формировател 154 arrive at the first inputs of the elements AND 9 and 10, respectively, on the second inputs of which the signals from the inverse outputs of the flip-flops 7 and 8, respectively, are present. Triggers 7 and 8 are in the zero state, since at the moment of pulse arrival from the output of the former 15

на их тактовые входы на их информационных входах присутствуют нулевые уровни с выходов дешифраторов 3 и 4, соответствующие промежуточному состо нию счетчиков 1 и 2. С выходов элементов И 9 и 10 сигналы поступают на входы элементов 13 и 14. По вившийс на выходе элемента 13 сигнал поступает на информационный вход триггера 5, на выходе элемента 14 сигнал отсутствует. По окончании им- пульса на шине 17 триггер 5 переходит в единичное состо ние, сигнал с его выхода поступает на шину 18 и на входы сброса счетчиков 1 и 2, устанавлива их в исходное (нулевое) состо ние . Сигналы на выходах дешифраторов 3 и 4 исчезают, и по окончании следующего импульса на шине 17 триггерon their clock inputs at their information inputs there are zero levels from the outputs of decoder 3 and 4, corresponding to the intermediate state of counters 1 and 2. From the outputs of elements And 9 and 10, the signals arrive at the inputs of elements 13 and 14. The signal output from element 13 arrives at the information input of the trigger 5, the output element 14, the signal is missing. At the end of the pulse on bus 17, trigger 5 goes to one state, the signal from its output goes to bus 18 and to the reset inputs of counters 1 and 2, sets them to the initial (zero) state. The signals at the outputs of the decoders 3 and 4 disappear, and at the end of the next pulse on the bus 17 trigger

5возвращаетс в исходтюе состо ние. Цикл работы делител далее повтор етс .5 returns to the outgoing condition. The work cycle of the divider is further repeated.

В случае сбо в одном из счетчиков 1 или 2, например в счетчике 2, при установлении счетчика 1 в конечное состо ние счетчик 2 находитс в промежуточном состо нии. При этом сигнал по вл етс только на выходе деши.фратора 3 и поступает через элементы 9 и 13 на информационный вход триггера 5. На входах элемента 14 присутствуют различные сигналы, вызывающие на его вьсходе сигнал единичного уров- й , который поступает через элемент 12 на информационный вход триггера 6, По окончании импульса на шине 17In case of a failure in one of the counters 1 or 2, for example in counter 2, when counter 1 is set to the final state, counter 2 is in an intermediate state. At the same time, the signal appears only at the output of the desig. Fraction 3 and enters through the elements 9 and 13 to the information input of the trigger 5. At the inputs of the element 14 there are various signals causing a unit level signal at its output, which enters through the element 12 on trigger information input 6, at the end of the pulse on the bus 17

на инф(1рмацио11- KOTOpt.tii по оконрез элементы 11 и 12 HLDT вход триггера 6, чании импульса на шине 17 устана пи- Баетс в единичное состо ние, сигнализиру о наличии сбо в работе делител . На информационньв вход триггера 5 сигналы НС проход т, при этом импульсы на шине 18 отсутствуют. Вon inf (1рмацио 11- KOTOpt.tii, the window ends 11 and 12 of the HLDT trigger input 6, the pulse on bus 17 is set to write to one state, signaling the presence of a splitter. On the information input of the trigger 5, the HC signals pass , while the pulses on the bus 18 are missing.

триггеры 5 и 6 устанавливаютс в еди- ю этом случае требуетс восстановление ничное состо ние. Сигнал с выхода триггера 5 поступает на шину 18 и на входы сброса счетчиков 1 и 2. Сигнал с выхода триггера 6 поступает на шину 19, сигнализиру о наличии сбо в работе делител „ Цикл работы делител далее повтор етс . Цп возврата триггера 6 в исходное состо ние необходимо подать сигнал, на шину 16.triggers 5 and 6 are set in one case, a restore is required. The signal from the output of the trigger 5 goes to the bus 18 and to the reset inputs of counters 1 and 2. The signal from the output of the trigger 6 goes to the bus 19, indicating that the splitter does not work. The splitter cycle is then repeated. The reset return trigger 6, it is necessary to send a signal to the bus 16.

В случае сбо делител , характеризующегос в присутствии посто нногоIn the case of a split, a divider characterized in the presence of a constant

сигнала единичного уровн на выходе одного из дешгфраторов 3 или 4, например на выходе дешифратора 3, импульсы с выхода формировател 15, поступаюгще на тактовые входы триггеров 7 и 8 во врем паузы между импульсами на шине 17, устанавливают триггер 7 в единичное состо ние. Нулевой уровень сигнала с инверсного выхода триггера 7 запрещает прохождение сигнала через элемент 9. В момент установлени счетчика 2 (или обоих счетчиков) в конечное состо ние на второй вход элемента 13 черезthe signal of the unit level at the output of one of the descramblers 3 or 4, for example, the output of the decoder 3, the pulses from the output of the shaper 15, arriving at the clock inputs of the triggers 7 and 8, pause between the pulses on the bus 17, set the trigger 7 in one state. The zero level of the signal from the inverse output of the trigger 7 prohibits the passage of the signal through the element 9. At the moment of the establishment of the counter 2 (or both counters) into the final state at the second input of the element 13 through

элемент 10 с выхода дешифратора 4 поступает единичный сигнал, в результате чего на выходе элемента 13 по вл етс единичный сигнал, поступающий ,на информационный вход триггера 5. На входах элемента 14 присутствуют различные уровни, в результате чего с его вьосода через элемент 12 на информационный вход триггера 6 такжеelement 10 from the output of the decoder 4 receives a single signal, as a result of which a single signal appears at the output of element 13, arriving at the information input of the trigger 5. At the inputs of element 14 there are various levels, as a result of which trigger input 6 also

-поступает единичный сигнал. По окон-- чании импульса на шине 17 триггеры 5 и 6 устанавливаютс в единичное состо ние, сигнализиру соответственно о наличии очередного выходного импульса и о наличии сбо в работе делител .- a single signal arrives. At the end of the pulse on the bus 17, the triggers 5 and 6 are set to one, indicating, respectively, the presence of the next output pulse and the presence of a malfunction in the divider.

В случае сбо делител , характеризующегос в присутствии сигналов единичного уровн на выходах дешифрато-In the case of a splitter, characterized in the presence of single-level signals at the outputs of the decoder

отказавших элементов делител .failed items divider.

Claims

The invention The pulse frequency divider 15, containing the first and second pulse counters, the outputs of which are connected to the “I” inputs of the first and second decoders, respectively, the reset inputs from the first

20 output bus and with the output of the first trigger, the second trigger, the installation input of which is connected to the first input bus, the first element H, the first input of which is connected to the output of the first decoder, the second input bus that is connected to the counting inputs of the first and second counters pulses and with the clock input of the first trigger, the second output bus, characterized in that, in order to increase reliability, the third and fourth triggers are introduced into it, the third And element, the first and second IITIH elements,

25 element EXCLUSIVE1 (EE OR and pulse shaper, the input of which is connected to the second input bus and to the clock input of the second trigger, the output of which is connected to the second

40 output bus, information input with the output of the first element IL1, the first input of which is connected to the code of the EXCLUSIVE OR element, the first input of which is connected to the output

45 of the first element I and with the first input of the second element lUBi, the output of which is connected to the information input of the first trigger, the second input with the second input of the element EXCLUSIVE AND 1

50 output of the second element And, the first; the input of which is connected to the output of the second, the ryco decoder and to the information input of the fourth trigger, inverse

the output of which is connected to the second mover 3 and 4, the pulses from the output of the form-55 ОД ° m of the second element I, the direct gate 15 set the triggers 7 upstream to the first input of the third ele and 8 into the single state. In this case, H, the output of which is connected to the single-level signals from the direct one, the second input of the first OR element, the outputs of the flip-flops 7 and 8, is passed through the fourth input - from the direct m1-1m output, this case requires restoration

failed items divider.

The invention The pulse frequency divider containing the first and second pulse counters, the outputs of which are connected to the corresponding I and I inputs of the first and second decoders, respectively, the reset inputs from the first

output bus and with the output of the first trigger, the second trigger, the installation input of which is connected to the first input bus, the first element H, the first input of which is connected to the output of the first decoder, the second input bus that is connected to the counting inputs of the first and second pulse counters and with a clock input of the first trigger, a second output bus, characterized in that, in order to increase reliability, the third and fourth triggers, the third And element, the first and second IITIH elements,

the element is EXCLUSIVE1 (EE OR and a pulse shaper, the input of which is connected to the second input bus and to the clock input of the second trigger, the output of which is connected to the second

the output bus, the information input with the output of the first element IL1, the first input of which is connected to the code of the EXCLUSIVE OR element, the first input of which is connected to the output

The first element And with the first input of the second element lUBi, the output of which is connected to the information input of the first trigger, the second input with the second input of the element EXCLUSIVE AND 1

the output of the second element And, the first input of which is connected to the output of the second decoder and with the information input of the fourth trigger, the inverse

51394432

the second trigger, the inverse output of which is a trigger, the clock input of the standard is connected to the second input of the first one and is connected to the clock input of the fourth element I, the first input of which is triggered and with the information input of the pulse body .