vj vj
О 00 1 Изобретение относитс к импульс ной технике и может быть использов но в устройствах автоматики и вычи лительной техники, в телеграфии. Цель изобретени - повышение быстродействи . На фиг.1 приведена электрическа структурна схема устройства; на фиг.2 - временные диаграммы, по сн ющие работу устройства. Делитель частоты следовани импульсов содержит входную шину 1, первый и второй дешифраторы 2 и 3, элемен ЗАПРЕТ 4, R S -триггер 5, элемент И 6, элемент 7 индикации и первый и второй счетчики 8 и 9 импульсов , счетные входы которых соединены между собой, разр дные выходы - с входами соответствен но первого и второго дешифраторов и 3, выходы которых соединены соот ветственно с пр мым и инверсным входами элемента ЗАПРЕТ 4, выход которого соединен с R -входом S-триггера 5, S-вход которого сое динен с шиной 10 запуска, инверсный выход - с входом элемента 7 индикации, пр мой выход - с первым входом элемента И 6, второй- вход к торого соединен с входами сброса первого и второго счетчиков 8 и 9 импульсов и с первой выходной шиной 11, выход - с второй выходной 1ПИНОЙ 12, Dк-триггер 13, С-вход которого соединен с счетным входом первого счетчика 8 импульсов и с входной шиной 1,3 -вход - с выходо первого дешифратора 2,К -вход - с источником уровн логической едини цы, выход - с первой выходной шиной 11. Устройство работает следующим образом. Импульсы входной частоты поступают на счетные входы счетчиков 8 и 9 и С-вход JK -триггера 13 (фиг.2и,). Дешифраторы 2 и 3 вьщел состо ние счетчиков 8 и 9 соответственно в зависимости от коэффицие та делени и всегда меньше его на две единицы (фиг.28д). Сигнал с в хода дешифратора 2 поступает на 3-вход 3k -триггера 13, который в следующем периоде входного сигнала переходит в состо ние логической формиру импульс обнулени дл сче чиков 8 и 9 (фиг.2§). В течение эт 12 го периода счегчики 8 и 9 обнул ютс и выходы дешифраторов 2 и 3 переход т в состо ние логического О. Сигнал с выхода дешифратора 3 (фиг.22) запрещает прохождение через элемент 4 импульса с выхода дешифратора 2 (фиг.2). Установочный импульс дл R5 -триггера 5 отсутствует и он не измен ет своего первоначального состо ни (фиг.2€). Возникновение сбо в одном из счетчиков 8 или 9 приводит к искажению- соответствзтощего цикла работы (фиг.2 - цикл со сбоем, при котором имел место сбой сче;тчика 8 с добавлением к счету ложного входного импульса ) . При этом цикл работы счетчика 8 будет .укорочен и в момент по влени импульса на выходе дешифратора 2 ( фиг.25) сигнал на выходе дешифратора 3 отсутствует. Поэтому сигнал с выхода дешифратора 2 проходит через элемент 4 и устанавливает RS -триггер 5 в состо ние логического О, запреща прохождение выходного импульса через элемент 6 на шину 12. Элемент 7 срабатывает и индицирует наличие сбо . В следующем периоде входного сигнала работа счетчиков 8 и 9 синхронизируетс импульсом сброса с шины 11. При необходимости восстановлени работы устройства по шине 12 следует по шине 10 подать положительный импульс, устанавливающий R5 -триггер 5 в исходное единичное состо ние. Быстродействие предлагаемого устройства по сравнению с известным увеличилось, так как импульс сброса формируетс непосредственно под действием фронтов входного сигнала и имеет длительность, равную длительности периода входного сигнала. Кроме того, предлагаемое устройство имеет возможность контрол результатов делени частоты высокоскоростных импульсных потоков по достоверности. В зависимости от важности полученного результата возможны два режима работы: с аннулированием при возникновении сбо результата (новый пуск устройства) и с продолжением процесса делени , когда результат по достоверности, несмотр на сбои, соответствует поставленным требовани м по данному показателю.O 00 1 The invention relates to a pulse technique and can be used in automation and computing devices, in telegraphy. The purpose of the invention is to increase speed. Figure 1 shows the electrical block diagram of the device; 2 shows timing diagrams for the operation of the device. The pulse frequency divider contains input bus 1, first and second decoders 2 and 3, BAN 4, RS trigger 5, element 6, indication element 7 and first and second counters 8 and 9 pulses, the counting inputs of which are interconnected, the bit outputs are with the inputs of the first and second decoders, respectively, and 3, the outputs of which are connected respectively to the direct and inverse inputs of the prohibitory element 4, the output of which is connected to the R input of the S-flip-flop 5, the S input of which is connected to the bus 10 start, inverse output - with the input element 7 LED direct output - with the first input element And 6, the second input which is connected to the reset inputs of the first and second counters 8 and 9 pulses and the first output bus 11, the output from the second output 1 PIN 12, Dk-flip-flop 13, The C input of which is connected to the counting input of the first counter of 8 pulses and to the input bus 1.3 — input from the output of the first decoder 2, K to the input — to a level source of logical units, output to the first output bus 11. The device works as follows in a way. The input frequency pulses arrive at the counting inputs of counters 8 and 9 and the C input of JK Trigger 13 (Fig.2i). Decoders 2 and 3 select the status of counters 8 and 9, respectively, depending on the division factor and are always less than two units (fig.28d). The signal c in the course of the decoder 2 enters the 3-input of the 3k-trigger 13, which in the next period of the input signal enters the state of a logical form of zeroing pulse for counters 8 and 9 (Fig. 2g). During this 12th period, the checkers 8 and 9 are zeroed and the outputs of the decoders 2 and 3 are switched to the logical O state. The signal from the output of the decoder 3 (Fig. 22) prohibits the passage through the element 4 of the pulse from the output of the decoder 2 (Fig. 2 ). The setting pulse for R5 trigger 5 is absent and it does not change its initial state (Fig. 2 €). The occurrence of a failure in one of the counters 8 or 9 leads to a distortion of the corresponding work cycle (Fig. 2 - a cycle with a failure in which the account failed; tach 8 with a false input pulse added to the count). In this case, the cycle of operation of the counter 8 will be shortened and at the time of the appearance of a pulse at the output of the decoder 2 (Fig. 25), the signal at the output of the decoder 3 is missing. Therefore, the signal from the output of the decoder 2 passes through the element 4 and sets the RS-trigger 5 to the state of logical O, prohibiting the output pulse through the element 6 to the bus 12. Element 7 is activated and indicates the presence of a failure. In the next input signal period, the operation of the counters 8 and 9 is synchronized by a reset pulse from the bus 11. If it is necessary to restore the operation of the device, bus 12 should send a positive pulse to bus 10, which sets the R5 trigger to the initial unit state. The speed of the proposed device has increased in comparison with the known one, since the reset pulse is formed directly under the action of the edges of the input signal and has a duration equal to the duration of the period of the input signal. In addition, the proposed device has the ability to control the results of dividing the frequency of high-speed pulsed streams according to reliability. Depending on the importance of the result obtained, two modes of operation are possible: with cancellation when a result fails (new device start-up) and with continuation of the division process, when the result with reliability, despite failures, meets the requirements set for this indicator.
Фиг.22