SU1283743A1 - Device for checking conversion of information - Google Patents
Device for checking conversion of information Download PDFInfo
- Publication number
- SU1283743A1 SU1283743A1 SU853873022A SU3873022A SU1283743A1 SU 1283743 A1 SU1283743 A1 SU 1283743A1 SU 853873022 A SU853873022 A SU 853873022A SU 3873022 A SU3873022 A SU 3873022A SU 1283743 A1 SU1283743 A1 SU 1283743A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- decoder
- inputs
- output
- exclusive
- input
- Prior art date
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
Изобретение относитс к области вычислительной техники, а именно к средствам контрол правильности функционировани деимфраторов. Цель изобретени - достоверности контрол преобразовани информации за счет обнаружени по влени сигнала одновременно на нескольких выходах дешифратора. Устройство содержит .дешифратор и элементы ИСКЛЮЧАКЩЕЕ ИЛИ. Дешифратор преобразует двоичньй код, поступакиций на его входы в код 1 из п, при этом единица по вл етс на выходе дешифратора, пор дковый номер которого соответствует входному коду. 1 ил.The invention relates to the field of computing, namely to the means of controlling the correct functioning of deymfrators. The purpose of the invention is to reliably control the conversion of information by detecting the occurrence of a signal at the same time on several outputs of the decoder. The device contains an .Discrambler and the elements EXCLUSIVE OR. The decoder converts a binary code, acts on its inputs into code 1 of n, and a unit appears at the output of the decoder, the sequence number of which corresponds to the input code. 1 il.
Description
вычисли- к средстcalculate- to means
Устройство относитс к тельной технике, а именно вам контрол правильности преобразовани информации.The device relates to the exact technique, namely, to you to control the correctness of the information conversion.
. Цель изобретени - повышение достоверности контрол преобразовани путем обнаружени по влени сигнала одновременно на нескольких выходах дешифратора.. The purpose of the invention is to increase the reliability of control of the conversion by detecting the occurrence of a signal simultaneously on several decoder outputs.
На чертеже приведена схема устройства .The drawing shows a diagram of the device.
Устройство дл контрол преобразовани информации содержит дешифратор 1, элементы ИСКЛЮЧАМЦЕЕ ШТИ 2 и 3, входы 4, вход 5 младшего разр да дешифратора, выход 6,The device for controlling the conversion of information contains a decoder 1, elements EXCLUSIVE COMPUTERS 2 and 3, inputs 4, input 5 of the lower order of the decoder, output 6,
Устройство работает следующим образом .The device works as follows.
Дешифратор 1 преобразует двоичнвй код, поступающий на входы 4 устройст ва в код 1 из п, при этом единица по вл етс на выходе дешифратора 1, по р дковый номер которого соответствует входному коду.Decoder 1 converts the binary code received at the inputs 4 of the device into code 1 of n, with the unit appearing at the output of the decoder 1, whose serial number corresponds to the input code.
Техническа реализаци элементов ИСКЛЮЧАМЦЕЕ ИЛИ 2 и 3 вл етс типовой , т.е. сигнал высокого уровн на выходе элемента ИСКЛЮЧАЩЕЕ ИЛИ 1 по вл етс в том случае, если только на один из его входов поступает сигнал высокого уровн .The technical implementation of the EXCLUSIVE OR elements 2 and 3 is typical, i.e. A high level signal at the output of the EXCLUSIVE OR 1 element occurs when only one of its inputs receives a high level signal.
Пример контрол преобразовани 3-разр дного кода.An example of controlling the conversion of a 3-bit code.
В исходном состо нии на входах 4 де1р1фратора 1 присутствует комбинаци 000, что соответствует комбинации 10000000 на выходах дешифратора 1.In the initial state, at the inputs 4 of 1F1 1 there is a combination 000, which corresponds to a combination of 10,000,000 at the outputs of the decoder 1.
На входы первого элемента ИСКЛЮЧАЩЕЕ ИЛИ 2 не поступает ни один сигнал высокого уровн , поэтому на выходе этого элемента логический О. На входы второго элемента ИСКЛЮЧАЩЕЕ ИЛИ 3 поступает только один сигнал высокого уровн с парного выхода дешифратора 1. При этом сигнал ошибки на выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 не фop иpyeтc . Если сигнал высокого уровн присутствует на входе 5 младшего разр да дешифратора 1, то в этом случае сигнал высокого уровн должен быть на одном из четных ходов дешифратора 1.The inputs of the first element EXCLUSIVE OR 2 do not receive any high level signal, so the output of this element is logical O. The inputs of the second element EXCLUSIVE OR 3 receive only one high level signal from the pair output of the decoder 1. At the same time, the error signal at the output of the second element EXCLUSIVE OR 3 DOESN'T FEATURE. If the high level signal is present at the input 5 of the lower bit of the decoder 1, then the high level signal must be on one of the even passages of the decoder 1.
Например, на входы дешифратора 1 поступает комбинаци 001 (единица в младшем разр де), что соответствует комбинации 01000000 на выходах дешифратора 1 (единица на первомFor example, a combination 001 (a unit in the lower order) is received at the inputs of the decoder 1, which corresponds to a combination of 010000 at the outputs of the decoder 1 (the unit on the first
5five
О ABOUT
5five
четном выходе дешифратора 2). Тогда на входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 поступает только один сигнал высокого уровн с второго выхода дешифратора 1. С выхода первого элемента ИСКЛЮЧАИЛЦЕЕ ИЛИ 2 на вход второго элемента ИСЮЮЧАЮЩЕЕ ИЛИ 3 сигнал высокого уровн не поступает, так как на его входах присутствуют два сигнала высокого уровн с входа 5 младшего дешифратора 1 и с второго выхода дешифратора 1. Поэтому сигнал ошибки на выходе второго элемента ИСКЛЮЧАМЦЕЕ ИЛИ 3 не формируетс .even output of the decoder 2). Then, the inputs of the second element EXCLUSIVE OR 3 receive only one high level signal from the second output of the decoder 1. From the output of the first element EXCLUSIVE OR 2 to the input of the second element ELIMINATOR OR 3 the high level signal is not received, since there are two high level signals at its inputs from the input 5 of the junior decoder 1 and from the second output of the decoder 1. Therefore, an error signal at the output of the second element EXCLUSIVE OR 3 is not generated.
Предположим, что сигналы высокого уровн возникают на двух четных или двух нечетных вьпсодах дешифратора 1, при этом на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 сформируетс логический О, соответствующий сигналу сшибки.Suppose that high-level signals occur on two even or two odd outputs of the decoder 1, and a logical O is generated at the output of the EXCLUSIVE or 3 element corresponding to the error signal.
Допустим, что произошло перерождение .сигнала на выходах дешифратора 1, и при наличии (отсутствии) единицы в младшем разр де входного кода сигнал высокого уровн по вл етс на нечетном (четном) выходе дешифратора 1. Тогда на входы элемента ИСКЛЮЧАЩЕЕ ИЛИ поступает не два, а один сигнал, что влечет фор№{рование на его выходе единичного сигнала, поступающегоAssume that a signal has occurred at the outputs of decoder 1, and in the presence (absence) of a unit in the lower order of the input code, a high level signal appears on the odd (even) output of the decoder 1. Then the inputs of the EXCLUSIVE OR element are not two, and one signal, which entails the formation of a single signal at its output, the incoming signal
ка соответствующий вход второго элемента ИСКЛЮЧАМЦЕЕ ИЛИ 3. Одновременно с возбужденного дешифратора 1 наka corresponding input of the second element EXCLUSIVE OR 3. Simultaneously from the excited decoder 1 to
JJ соответствунщий бход второго элемента ИСКЛЮЧАМЦЕЕ ИЛИ 3 поступает второй сигнал высокого уровн .JJ Corresponding bypass of the second element EXCLUSIVE OR 3 A second high level signal is received.
Следовательно, на двух входах второго элемента ИСКЛЮЧАЮС ЕЕ Ш1И 3 при40 сутствуют сигналы высокого уровн , что вызывает на его выходе формирование сигнала ошибки.Consequently, the two inputs of the EXCLUSIVE ITS STI1 3 feature 40 high-level signals, which causes the formation of an error signal at its output.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853873022A SU1283743A1 (en) | 1985-03-21 | 1985-03-21 | Device for checking conversion of information |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853873022A SU1283743A1 (en) | 1985-03-21 | 1985-03-21 | Device for checking conversion of information |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1283743A1 true SU1283743A1 (en) | 1987-01-15 |
Family
ID=21169043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853873022A SU1283743A1 (en) | 1985-03-21 | 1985-03-21 | Device for checking conversion of information |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1283743A1 (en) |
-
1985
- 1985-03-21 SU SU853873022A patent/SU1283743A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 222015, кл. G 06 F 5/02, 1967. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1283743A1 (en) | Device for checking conversion of information | |
SU1471193A1 (en) | Optimal fibonacci p-code checker | |
SU1550626A1 (en) | Code correction device | |
SU1767701A1 (en) | Decoder | |
SU1615724A1 (en) | Device for parity check of binary code | |
SU1434542A1 (en) | Counter | |
SU1624701A1 (en) | Device for checking p - codes | |
SU1513626A1 (en) | Series-to-parallel code converter | |
SU987837A1 (en) | Device for checking distortions of regenerated bi-pulse signal | |
SU1399743A1 (en) | Device for detecting errors in residual class system | |
SU1032600A1 (en) | Majority redundancy device | |
SU813434A1 (en) | Shift register testing device | |
SU1476470A1 (en) | Modulo 3 convolution circuit | |
SU1767700A1 (en) | Binary-to-nonposition fibonacci code converter | |
SU1265993A1 (en) | Pulse distributor with check | |
SU932636A2 (en) | Error detection device | |
SU1545330A1 (en) | Device for monitoring fibonacci p-codes | |
SU1023334A2 (en) | Device for parity check of parallel binary code | |
SU1287287A1 (en) | Shift-to-digital converter | |
SU1732464A1 (en) | Counter of pulses in code | |
SU402870A1 (en) | DEVICE FOR CODING AND DECODING | |
SU1662007A1 (en) | Device for code checking | |
SU1501060A1 (en) | Device for checking digital integrated microcircuits | |
SU1283747A1 (en) | Device for comparing number of ones in binary codes | |
SU1570041A1 (en) | Redundant counter |