SU1698987A1

SU1698987A1 - Устройство автоматической подстройки частоты

Info

Publication number: SU1698987A1
Application number: SU894765176A
Authority: SU
Inventors: Алексей Федорович Фомин; Виктор Иванович Шелухин; Владимир Михайлович Артюшенко; Валерий Александрович Бахарев; Иван Николаевич Малышев; Олег Иванович Шелухин; Николай Андреевич Подоров
Original assignee: Московский Институт Инженеров Железнодорожного Транспорта
Priority date: 1989-12-04
Filing date: 1989-12-04
Publication date: 1991-12-15

Abstract

Изобретение относитс к радиотехнике и может быть использовано в качестве демодул тора . Целью изобретени вл етс расширение полосы захватз и обеспечение запоминани сигнала при пропадании входного сигнала. Устройство автоматической подстройки частоты (АПЧ) содержит фазовый детектор 1, блоки усреднени каналов добавлени и вычитани 2 и 3, цифровой интегратор 4, преобразователь код - частота 5, ёлок добавлени - вычитани 6. основной делитель 7 частоты, распределитель импульсов 8, опорный генератор 9, первый, второй и третий выделители фронта 10, 11 и 17, элемент ИЛИ 12, RS-триггер 13, первый и второй реверсивные счетчики 14 и 16 и дешифратор 15. В устройстве АПЧ при пропадании входного сигнала отсутствует подстройка как по фазе, так и по частоте и, таким образом, обеспечиваетс запоминание частоты сигнала. В режиме вхождени в синхронизм исключаетс возможность син- 3 хронизации на гармониках входного и выходного сигналов, благодар чему удаетс расширить полосу захват. Т ип. сл с

Description

Os

ю

00

о

00

х|

Изобретение относитс к радиотехнике и может быть использовано в качестве след щих измерителей и демодул торов

Известны аналоговые след щие измерители , построенные на базе системы фазовой автоподстройки частоты с дополнительным каналом подстройки по разности частот входного и выходного сигнала.

Кроме того, известны след щие измерители , построенные на базе фазовой автоподстройки частоты и имеющие дополнительно индикаторы синхронизма и блок перестройки по частоте.

Данные измерители могут иметь значительное значение полосы захвата, однако в них невозможно реализовать запоминание частоты выходного сигнала.

Наиболее просто такой режим пам ти реализуетс в цифровых след щих измерител х , однако не известны схемы цифровых измерителей, обеспечивающих большую полосу захвата (Рвз/Рнз 30), где Рвз -верхнее значение полосы захвата; Рнз - нижнее значение полосы захвата).

Наиболее близким по технической сущности к изобретению вл етс цифровой след щий измеритель (демодул тор), содержащий цифровой фазовый детектор, устройство усреднени канала добавлени , устройство усреднени канала вычитани , цифровой интегратор, преобразователь код - частота, устройство добавлени -вычитани , основной делитель, распределитель импульсов и опорный генератора, причем первый вход цифрового фазового детектора вл етс входом устройства, а выход основного делител выходом устройства и, кроме того, соединен с вторым входом цифрового фазового детектора, первый выход которого соединен с первым входом устройства усреднени канала добавлени , а второй выход - с первые входом устройства усреднени канала вычитани , выход которого соединен с входом импульсов вычитани цифрового интегратора и входом импульсов вычитани устройства добавлени -вычитани , а выход устройства усреднени канала добавлени соединен с входом импульсов добавлени устройства добавлени -вычитани и входом импульсов добавлени цифрового интегратора, информационные выходы которого соединены с информационными входами преобразовател код - частота, причем тактовый вход преобразовател код - частота соединен с первым входом распределител импульсов, вход которого соединен с выходом опорного генератора, второй выход распределител импульсов соединен с вторым входом устройства усреднени канала добавлени ,

третий выход распределител импульсов соединен с вторым входом устройства усреднени канала вычитани , а четвертый выход распределител импульсбв соединен с входом тактовых импульсов устройства добавлени - вычитани , вход интегральной петли которого соединен с выходом преобразовател код - частота, а выход устройства добавлени - вычитани соединен с

0 входом основного делител .

Данна схема обеспечивает пам ть частоты выходного сигнала при небольшой полосе захвата и практически не работоспособна при значительном увеличе5 нии полосы захвата.

Таким образом, недостатком прототипа вл етс невозможность обеспечени значительной полосы удержани и пам ти частоты выходного сигнала при пропадании

0 входного сигнала.

Цель изобретени - расширение полосы захвата и обеспечение пам ти частоты сигнала при пропадании входного сигнала. Поставленна цель достигаетс тем, что

5 в измеритель, с целью расширени полосы захвата и обеспечени при расширенной полосе захвата пам ти частоты выходного сигнала, при пропадании входного сигнала дополнительно введены первый, второй и

0 третий выделители фронта, элемент ИЛИ, RS-триггер, первый, второй реверсивные счетчики и дешифратор, причем вход первого выделител фронта соединен с первым входом цифрового фазового детектора, а

5 выход первого выделител фронта соединен с первым входом элемента ИЛИ и R-входом RS-триггера, и вход второго выделител фронта соединен с выходом основного делител , а выход второго выделител фронта.

0 соединен с вторым входом элемента ИЛИ, R-входом RS-триггера и входом стробирова- ни дешифратора, выход которого соединен с входом управлени направлением счета первого реверсивного счетчика, причем так5 товый вход первого реверсивного счетчика соединен с выходом элемента ИЛИ, и выход старшего разр да первого реверсивного счетчика соединен с входом управлени направлением счета второго реверсивного

0 счетчика, а остальные выходные разр ды первого реверсивного счетчика соединены с входами дешифратора, причем выход дешифратора соединен с входом управлени параллельной записи второго реверсивного

5 счетчика, а второй выход дешифратора соединен с тактовым входом второго реверсивного счетчика и входом третьего выделител фронта, выход которого соединен с входами управлени параллельной записи первого реверсивного счетчика и старших разр дов

цифрового интегратора и, кроме того, выходы N-старших разр дов цифрового интегратора соединены с информационными входами параллельной записи второго реверсивного счетчика, а выходы второго ре- версивного счетчика соединены с информационными входами N-старших разр дов цифрового интегратора.

Из анализа предложенного и известного технического решени следует, что ис- пользуемые блоки не новы, однако неизвестные приведенные св зи между ними обеспечивают быстрое вхождение в синхронизм на основной частоте и исключают ложный захват на гармонике входного сиг- нала, что обеспечивает возможность расширени полосы захвата. Кроме того, дополнительные блоки не оказывают никакого вли ни на работу измерител в режиме слежени и при пропадании входного сигнала, чем обеспечиваетс режим пам ти частоты выходного сигнала

На чертеже приведена блок-схема цифрового след щего измерител .

Блок-схема содержит цифровой фазо- вый детектор 1, устройство 2 усреднени канала добавпени устройство 3 усреднени канала вычитани , цифровой интегратор 4, преобразователь 5 код-частота, устройство 6 добзвлени -вычитанил. основной делитель 7, рзспреде итель 8 импульсов, опорный генератор 9, первый выделители 10 фронта, второй выделитель 11 фронта элемент ИЛИ 12, RS-триггер 13, первый реверсивный счеччик 14, дешифратор 15, второй ревер- сивный счетчик 16, третий выделитель 17 фронта.

Цифровой след щий измеритель работает следующим образом. Входной сигнал поступает на первый вход цифрового фазо- вого дегекторз 1, на второй вход- выходной опорный сигнал. В зависимости от знака разности фа на первом или втором выходе цифрового фазового детектора формируетс импульсный сигнал ошибки. С выходов цифрового фазового детектора 1 в зависи- мости от знака фазовой ошибки сигнал поступает на первый вход устройства 2 усред -ьни канала добавлени или устройства 3 усреднени канала вычитани . На вторые входы устройства усреднени поступают соответствующие последовательности импульсов добавлени и вычитани от распределител 8 импульсов. На выходе устройства 2 усреднени канала добавлени или устройства 3 усреднени канала вычитани формируетс пропорциональна составл юща сигнала коррекции, котора поступает на цифровой интегратор 4 и устройство б добавлени -вычитани . Код, накопленный в цифровом интеграторе 4, поступает на преобразователь 5 код - частота, который из поспедовзге ьнос1и. поступающей с первого выхода распределител 8 импульсов , формирует интегральную составпчющую сигнала коррекции. Интегральна составл юща сигнала коррекции с выхода преобразовател 5 код - частота поступает на вход интегральной петли устройства б добавлени -вычитани . Кроме того, с четвертого выхода распределител 8 импульсов на тактовым вход устройства 6 добавлени -вычитани поступает опорна тактова последовательность, в которую добавл ютс или вычитаютс импульсы сигнала коррекции. Сигнал с выхода устройства 6 добавлени -вычитани поступает на вход основного делител 7, на выходе которого формируетс выходной сигнал. Распределитель 8 импульсов осуществл ет формирование всех необходимых последовательностей из сигнала, поступающего с опорного генератора 9. Сигнал коррекции обеспечивает в режиме слежени подстройку опорного сигнала так чтобы фазова ошибка была близка к нулю. При этом первый выделитель Фронта 10 формирует кооотчие г-мпульсы, соответствующие пслос.ительгому ноль-пе- ресечению входного смпзпа, а второй выделитель 1i фронта сформирует короткие импульсы созпj T,3JCULo- e по вро гни с передним фр . МЗМ выходного с .тналз. Эти импульсы объедин ютс с -РО О-ЦЫО злемента ИЛИ 12, с аыхода г-огоро.о поступают далее на счетный t- од nepLX .з логосчег- чика 14. Направление г,ооииго реверсивного счетчика 14зоД счг поступающим на него сигналом с зы/cvj j RS -г :ггера 13. RS-триггер 13 устанавлнзлитс : ноль сигналом , поступающим г в ixc,a.-i v-usoio выделител 10 фронт з, v- j ;у - сигналом с второго выделител 11 ..r.ui 13. При этом обеспечив зетс с при-с.зг . к&кдого фронта входного сигнала уменьшение из единицу кода в первом розе:, ивном счетчике 14 а с приходов , аждого фронта выходного cm нала код увели«ибаетс на единицу В начальный момент времени в старший разр д первого реверсивного счетчика 14 записываетс единица, а в остальные разр ды записаны нули. В рчхчмме спежени количество фрон-ов входного и выходного сигна/.сш зз фиксированный промежуток времени .1аково и поэтому состо ние первого реверсивно о 14 не iv-ожет отличатьс от начал ьмого оолее чем на ± 1 в каждый момент ьремени. 8 згом случае деш /фра ср 1G обесг.ечисает форьчирова- ие сигк-.ла записи .- -м первом выходе с (флходом каждого фроь-г ехсдного :игнала . Сигнал на втором выходе дешифратора 15 формируетс о том случае, если за любой отрезок времени пришло больше, чем на п фронтов входного сигнала, чем фронтов выходного сигнала или наоборот. Причем этот сигнал формируетс также в момент прихода фронта ихолного сигнала.

Значительное превышение количества одних фронтои над количеством других фронтов возможно только при неравенстве частот, т.е. в режиме вхождени в синхронизм . Сигнал с первого выхода дешифратора 15 поступав на вход управлени параллельной записи, а сигнал с второго выхода поступает на счетный вход второго реверсивного счетчика 16. В режиме слежени обеспечиваетс посто нное запоминание старших N-разр дов цифрового интегратора 4 во втором реверсивном счетчике 18. В режиме вхождени в синхронизм сигнал с второго выхода дешифратора 15 ncciynaeT на счетный вход второго ревер- сипного счетчика и измен ет его состо ние на ± 1. Знак изменени соответствует знаку разности частот входного и выходного, сигналов и определ етс сигнапом со старшего разр да первого реверсивного счетчика 14, поступающего из вход ; управлени направлением счс-та второго реверсивного счетчика 16. По заднему фронту сигнала с второго выхода дешифратора 15 третий выделитель 17 фронта формирует сигнал установки первого реверсивного счетчика 14 в начальное состо ние и запись состо ни второго реверсивного счетчика 16 в старшие N-разр дов цифрового интегратора 4. Таким образом производитс один шаг подстройки выходного сигнала по частоте. При значительной разности частот входного выходного сигналов требуетс несколько шагов подстройки.

Из описани видно, что при пропадании входного сигнала отсутствует подстройка KSK по фазе, так и по частоте и таким образом обеспечиваетс запоминание частоты выходного сигнала. В режиме вхождени в синхронизм дополнительно введенные блоки исключают возможность синхронизации на гармониках входного и выходного сигналов , благодар этому удаетс значительно расширить полосу захвата цифрового след щего измерител .

Выполнен макет предложенного цифрового след щего измерител на микросхемах 561 серии. При частоте опорного генератора 2 мГц обеспечивалась полоса захвата от 100 до 3000 Гц.

Claims

Формула изобретени

Устройство автоматической подстройки частоты, содержащее цифровой фазовый

детектор, блок усреднени канала добавлени , блок усреднени канала вычитани , цифровой интегратор, преобразователь код - частота, блок добавлени -вычитани ,

основной делитель частоты, распределитель импульсов и опорный генератор, причем первый вход цифрового фазового детектора вл етс входом устройства, а выход основного делител частоты вл етс

0 выходом устройства и соединен с вторым входом цифрового фазового детектора, первый выход которого соединен с первым входом блока усреднени канала добавлени , а второй выход - с первым входом блока ус5 реднени канала вычитани , выход которого соединен с входом импульсов вычитани цифрового интегратора и входом импульсов вычитани блока добавлени -вычитани , а выход блока усреднени канала добавлени

0 соединен с входом импульсов добавлени блока добавлени -вычитани и входом импульсов добавлени цифрового интегратора , информационные выходы которого соединены с информационными входами

5 преобразовател код - частота, причем тактовый вход преобразовател код - частота соединен с первым выходом распределител импульсов, вход которого соединен с выходом опорного генератора, второй выход

0 распределител импульсов соединен с вторым входом блока усреднени канала добавлени , третий выход распределител импульсов соединен с вторым входом блока усреднени канала вычитани , а четвертый

5 выход распределител импульсов соединен с входом тактовых импульсов блока добавлени -вычитани , дополнительный вход которого соединен с выходом преобразовател код - частота, а выход блока добав-.

0 лени вычитани соединен с входом основного делител частоты, отличающеес тем, что, с целью расширени полосы захвата и обеспечени запоминани сигнала при пропадании входного сигнала,

5 в него введены первый, второй и третий выделители фронта, элемент ИЛИ, RS-триг- гер, первый и второй реверсивные счетчики и дешифратор, причем вход первого выделител фронта соединен с первым входом

0 цифрового фазового детектора, а выход первого выделител фронта соединен с первым входом элемента ИЛИ, R-аходом RS-тригге- ра и входом стробировани дешифратора, вход второго выделител фронта соединен с

5 выходом основного делител частоты, а выход второго выделител фронта соединен с вторым входом элемента ИЛИ и 3-входом RS-триггера, выход которого соединен с входом управлени направлением счета первого реверсивного счетчика, причем так

товый вход первого реверсивного счетчи-счетчика и входом третьего выделител

ка соединен с выходом элемента ИЛИ ифронта, выход которого соединен с входавыход старшего разр да первого ревер-ми управлени параллельной записи персивного счетчика соединен с входом уп-вого реверсивного счетчика и старших

равлени направлением счета второго5 разр дов цифрового интегратора и, кроме

реверсивного счетчика, а выходы осталь-того, выходы N старших разр дов цифроных разр дов первого реверсивного счет-вого интегратора соединены с информацичика соединены с ёходами дешифратора,онными входами параллельной записи

причем первый выход дешифратора соеди-второго реверсивного счетчика, а выходы

ней с входом управлени параллельной за-10 второго реверсивного счетчика соедиписи второго реверсивного счетчика, анены с информационными входами N

второй выход дешифратора соединен сстарших разр дов цифрового интегратактовым входом второго реверсивноготора.