SU1688287A1 - Регистр сдвига - Google Patents
Регистр сдвига Download PDFInfo
- Publication number
- SU1688287A1 SU1688287A1 SU904778479A SU4778479A SU1688287A1 SU 1688287 A1 SU1688287 A1 SU 1688287A1 SU 904778479 A SU904778479 A SU 904778479A SU 4778479 A SU4778479 A SU 4778479A SU 1688287 A1 SU1688287 A1 SU 1688287A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- bits
- elements
- bit
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в устройствах диагностировани и статистической обработки информации. Цель изобретени - расширение области ( 1-й разр д 12 &- 8 о -9 о-6 о н ft о применени регистра сдвига за счет возможности уплотнени нулей кодовой комбинации . Это достигаетс тем, что регистр содержит вторые элементы И 3 и вторые элементы ИЛИ 5 с соответствующими св з ми , При единичном сигнале на входе 11 уплотнени единиц и нулевом сигнале на входе 12 уплотнени нулей регистр работает в режиме уплотнени нулей вправо Под действием импульсов сдвига на входе 7 сдвига происходит сдвиг нулей вправо до тех пор, пока не записываетс нуль в последний разр д регистра. После этого происходит сдвиг кода в разр дах, кроме последнего, до заполнени нулем предпоследнего разр да и т.д. Таким образом, все нули исходной кодовой комбинации регистра располагаютс плотно справа. I ил. С/ с Ov 00 ОС го 00 J
Description
Изобретение относитс к вычислительной технике, а точнее к регистрам, и может быть использовано в устройствах диагностировани и статистической обработки информации .
Цель изобретени - расширение области регистра сдвига путем обеспечени возможности уплотнени нулей кодовой комбинации .
На чертеже представлена схема регистра .
Регистр содержит в каждом разр де I K- триггер 1, первый 2 и второй 3 элементы И, в каждом разр де, кроме последнего, первый 4 и второй 5 элементы ИЛИ, вход сброса 6, вход сдвига 7, пр мой и инверсный информационные входы 8, 9, выход 10 информации в пр мом последовательном коде, вход 11 уплотнени единиц и вход 12 уплотнени нулей.
Регистр сдвига работает следующим образом.
Регистр сдвига в зависимости от сигналов управлени , подаваемых на входы 11 и 12, может работать в трех режимах: сдвига кода, уплотнени (сжати ) единиц кодовой комбинации вправо и уплотнени нулей кодовой комбинации вправо. При единичных значени х сигналов управлени на входах 11 и 12 регистр работает в режиме сдвига кода, (следствие единичных значений сигналов на вторых входах всех элементов ИЛИ 4, а также на вторых входах всех элементов И 2 и 3 замкнуты св зи между пр мым и инверсным выходами триггера 1 данного разр да и входами переброса и удержани триггера 1 последующего разр да и выполн етс режим сдвига вправо. Входна информаци в виде парафазного последовательного кода при сдвиге вправо поступает на входы 8 и 9 или в виде однофазного - на вход 6.
При н улевом значении сигнала управлени на входе 11 и единичном на входе 12 регистр работает в режиме уплотнени единиц кодовой комбинации вправо. На пара- фазном последовательном входе 8 и 9 в режиме уплотнени единиц устанавливают соответственно нулевое и единичное значени сигналов.
Вследствие наличи единичных сигналов на вторых входах и выходах элементов ИЛИ 5 и вторых входах элементов И 3 всех разр дов остаютс замкнутыми св зи между пр мым выходом триггера 1 данногр разр да и входом переброса триггера 1 следующего разр да. Под действием импульсов сдвига, подаваемых на вход 7, происходит сдвиг кода вправо до тех пор, пока
не запишетс единицсэ в последний разр д. После этого происходит сдвиг кода только в разр дах, кроме последнего, до заполнени единицей предпоследнего разр да. Записанные в последнем, предпоследнем и т.д. разр дах единицы остаютс в соответствующих разр дах, поскольку на входах удержани триггеров 1 этих разр дов устанавливаютс нулевые значени сигналов . Таким образом, все единицы исходной комбинации располагаютс плотно справа. Например, если при единичных значени х сигналов на входах 11 и 12 после подачи восьми импульсов сдвига в
восьмиразр дный регистр запишетс код 10100100, то при единичном значении сигнала на входе 12 и нулевом - на входе 11 после подачи очередных п ти импульсов сдвига получаем последовательность кодов
01010010, 00101001, 00010Ю1, 00001011, 00000111. При дальнейшей подаче импульсов сдвига состо ние регистра не мен етс . При установке единичных сигналов на входах 11 и 12 сжата информаци выводитс из регистра сдвигом вправо.
При единичном значении сигнала на входе 11 и нулевом на входе 12 регистр работает в режиме уплотнени нулей вправо . На парафазном последовательном входе
8 и 9 в режиме уплотнени нулей устанавливают соответственно единичное и нулевое значени сигналов. Вследствие наличи единичных сигналов на вторых входах элемента ИЛИ 4 и элемента И 2 всех разр дов
замкнуты св зи между инверсным выходом триггера 1 данного разр да и входом удержани триггера 1 следующего разр да.
Под действием импульсов сдвига, подаваемых на вход 7, происходит сдвиг нулей
вправо до тех пор, пока не запишетс нуль в последний разр д. После этого происходит сдвиг кода в разр дах, кроме последнего, до заполнени нулем предыдущего разр да. Записанные в последнем предпоследнем и т.д.
разр дах нули остаютс в соответствующих разр дах, поскольку на входах переброса триггеров 1 этих разр дов устанавливаютс нулевые значени . Таким образом, все нули исходной комбинации располагаютс плотно
gnpasa.
Например, если после подачи восьми импульсов сдвига в режиме сдвига (при единичных значени х сигналов на входах 11 и 12) в восьмиразр дных регистрах сдвига запишетс код 01С J010, то при нулевом значении сигнала на входе 12 и единичном на входе 11 после подачи очередных трех импульсов сдвиге получаем последовательность кодов 10101000, 11010000. 1110000П
Claims (1)
- При установке единичных значений сигналов на входах 11 и 12 сжата информаци выводитс из регистра сдвигом вправо. Формула изобретени Регистр сдвига, содержащий в каждом разр де, кроме последнего, триггер, первый элемент И, первый элемент ИЛИ, а в последнем - триггер и первый элемент И, выходы первых элементов И во всех разр дах соединены с входами удержани триггеров соответствующих разр дов, инверсные выходы которых, кроме первого и последнего , соединены с первыми входами первых элементов ИЛИ предыдущих разр дов и первыми входами первых элементов И последующих разр дов, инверсный выход триггеру первого разр да соединен с первым входом первого элемента И второго разр да, инверсный выход триггера последнего разр да соединен с первым входом первого элемента ИЛИ предпоследнего разр да, второй вход которого вл етс входом уплотнени единиц регистра, выходы первых элементов ИЛИ всех разр дов, кроме первого, соединены с вторыми входами первых элементов И соответствующих разр дов и вторыми входами первых элементов ИЛИ предыдущих разр дов, выход первого элемента ИЛИ первого разр да соединен с вторым входом первого элемента И первого разр да, первый вход которого вл етс инверсным информационным входом регистра , тактовые входы и входы сброса триггеров всех разр дов соответственнообъединены и вл ютс входом сдоига и входом сброса регистра соответственно, о т личающийс тем, что, с целью расширени области применени регистра путемобеспечени возможности уплотнени нулей кодовой комбинации, он содержит в каждом разр де, кроме последнего, второй элемент И и второй элемент ИЛИ, а в последнем - второй элемент И, выходы вторыхэлементов И во всех разр дах соединены с входами переброса триггеров соответствующих разр дов, пр мые выходы которых, кроме первого и последнего, соединены с первыми входами вторых элементов ИЛИпредыдущих разр дов и первыми входами вторых элементов И последующих разр дов, пр мой выход триггера первого разр да соединен с первым входом второго элемента И второго разр да, пр мой выход триггерапоследнего разр да вл етс выходом регистра и соединен с первым входом второго элемента ИЛИ предпоследнего разр да, второй вход которого вл етс входом уплотнени нулей регистра, выходы вторыхэлементов ИЛИ всех разр дов, кроме первого, соединены с вторыми входами вторых элементов И соответствующих разр дов и вторыми входами вторых элементов ИЛИ предыдущих разр дов, выход второго эле .иента ИЛИ первого разр да соединен с вторым входом второго элемента И первого разр да, первый вход которого вл етс пр мым информационным входом регистра .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904778479A SU1688287A1 (ru) | 1990-01-05 | 1990-01-05 | Регистр сдвига |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904778479A SU1688287A1 (ru) | 1990-01-05 | 1990-01-05 | Регистр сдвига |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1688287A1 true SU1688287A1 (ru) | 1991-10-30 |
Family
ID=21489594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904778479A SU1688287A1 (ru) | 1990-01-05 | 1990-01-05 | Регистр сдвига |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1688287A1 (ru) |
-
1990
- 1990-01-05 SU SU904778479A patent/SU1688287A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1179435. кл. G11 С 19/00,1983. Авторское свидетельство СССР № 1049978, кл. G 11 С 19/00, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69831900D1 (de) | Programmier-Modus- Auswahl mit JTAG Schaltungen | |
SU1688287A1 (ru) | Регистр сдвига | |
RU2022372C1 (ru) | Реверсивный регистр сдвига | |
SU1751748A1 (ru) | Устройство дл умножени комплексных чисел | |
SU1310898A1 (ru) | Запоминающее устройство | |
SU890388A1 (ru) | Настраиваемое устройство | |
SU1160395A1 (ru) | Арифметико-логический модуль | |
SU1179435A2 (ru) | Регистр сдвига | |
SU1472950A1 (ru) | Многофункциональный регистр | |
SU1405058A1 (ru) | Генератор испытательных кодов | |
SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
SU817714A1 (ru) | Пикопрограммное устройство управлени | |
SU525956A1 (ru) | Процессор с микропрограммным управлением | |
SU1218470A1 (ru) | Устройство дл преобразовани кодов | |
SU970696A2 (ru) | Реверсивный преобразователь-распределитель импульсов | |
SU1427370A1 (ru) | Сигнатурный анализатор | |
SU1045233A1 (ru) | Цифровой коррел тор | |
SU1677866A1 (ru) | Реверсивное счетное устройство | |
SU690476A1 (ru) | Устройство дл последовательного выделени единиц из п-разр дного двоичного кода | |
SU840860A1 (ru) | Управл емый распределитель импульсов | |
SU439925A1 (ru) | Делитель частоты | |
SU567208A2 (ru) | Многоразр дный декадный счетчик | |
SU1695389A1 (ru) | Устройство дл сдвига импульсов | |
SU1672450A1 (ru) | Блок анализа значимости за вки | |
SU1465955A1 (ru) | Генератор псевдослучайных последовательностей |