SU970696A2 - Реверсивный преобразователь-распределитель импульсов - Google Patents
Реверсивный преобразователь-распределитель импульсов Download PDFInfo
- Publication number
- SU970696A2 SU970696A2 SU813297716A SU3297716A SU970696A2 SU 970696 A2 SU970696 A2 SU 970696A2 SU 813297716 A SU813297716 A SU 813297716A SU 3297716 A SU3297716 A SU 3297716A SU 970696 A2 SU970696 A2 SU 970696A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- input
- triggers
- inputs
- trigger
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
Изобретение относитс к электронике , может найти применение в системах и приборах автоматического контрол и регулировани и вычислительной технике дл согласовани цифровых устройств с исполнительными органами шагового типа, дл формировани сиг налов, распределенных по нескольким каналам управлени .
По основному авт.св. 663108 известен реверсивный преобразовательраспределитель импульсов, содержащий первый и второй триггеры основного и первый и второй триггеры вспомогательного {Регистра, элементы И и элементы ИЛИ, причем единичные выходы первого и второго триггеров основного регистра соединены с первыми входами первых элементов И, выходы которых св заны с нулевыми входсили соответствующего первого и второго триггера вспомогательного регистра, единичные входы первого и второго триггеров основного регистра соединены с выходами соответственно первого и В1 орого элементов ИЛИ, а выходы первых и вторых элементов И св заны с входами третьего элемента ИЛИ, а также третий, четвертый , п тый, шестой, седьмой, вос
мой, де в тый, -де с тый, одинн адцатый и двенадцатый элементы И, четвертый и п тый элементы ИЛИ, два инвертора , дополнительный триггер и блоки управлени тактами и сийхронизации , причем выходы триггеров основного регистра соединены с входами блока синхронизации, первые входы вторых элементов И св заны с нулевы10 ми выходами триггеров основного регистра ,. нулевые входы которых соединены соответственно с выходами четвертого и п того элементов ИЛИ, вторые входы первых и вторых эле15 ментов И св заны с выходом первого инвертора, выходы элементов И соединены соответственно с единичными входами первого и второго триггеров вспомогательного регистра,
20 выход третьего элемента ИЛИ св зан с входом блока управлени тактами и входом второго инверторар Еыход которого соединен с первыми входами одиннадцатого и двенадцатого
25 элементов И, единичный выход первого триггера вспомогательного регистра св зан с первыми выходами четвертого, п того, дев того и дес того элементов И, нулевой выход
30 первого триггера вспомогательного
регистра соединен с первыми входами третьего, шестого, седьмого и восьмого элементов И, единичный выход второго триггера вспомогательного регистра св зан с входами третьего , четвертого, седьмого и дес того элементов И, нулевой выход второго триггера вспомогательного регистра соединен с вторими входами П того, шестого, восьмого и дев того элементов И , третьи входы третьего, четвертого, п того и шес .того элементов И св заны с выходом одиннадцатого элемента И, третьи входы седьмого, восьмого, дев того и: дес того элементов И соединены с выходом двенадцатого элемента И, выход третьего элемента И св зан с пер вым входом первого элемента ИЛИ второй вход которого соединен с выходом восьмого элемента И и входом блока управлени тактами, выход четвертого элемента И св зан с входом блока управлени тактами и первым входом п того элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, выход п того элемента И св зан с входом блока управлени тактами и с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом дес того элемента И, выход шестого элемента И св зан с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом дев того элемента И и входом блока управлени тактами, третьи входы первого и второго, а такхсе четвертого и п того элементов ИЛИ соединены с соответствующими входами блока управлени тактами, вторые входы одиннадцатого и двенадцатого элементов И св заны с входом первого инвертора и выходом блоке управлени тактами, третьи входы одиннадцатого и двенадцатого элементов И соединены соответственно с нулевым и единичным выходами дополнительного триггера, а также с соответствующими входами блока управлени тактами, а входы дополнительного триггера св заны с соответствующими выходами блока управлени тактами l
Недостатками этого распределител вл етс то, что при работе в широком диапазоне температур и при разбросах временных характеристик элементов схемы в нем может возникнуть ложна отработка информации в момент прохождени заднего фронта входного импульса, а именно: первый инвертор разрешает перезапись информации через элементы И перезаписи на триггеры вспомогат€ льного регистра в тот момент, когда импульс на любом из выходов первого, второго четвертого и п того элементов ИЛИ еще не закончилс . В этом случае
триггеры вспомогательного регистра устанавливаютс в следующее положение до окончани импульса на входах триггеров основного регистра, и устройство отрабатывает ложную информацию , котора затем оп ть переписываетс на вспомогательный .регистр. Это снижает надехшость и требует подбора элементов по временным характеристикам .
Цель изобретени - повышение надежности работы.
Поставленна цель достигаетс тем что в устройство по авт.св. № 663108 дополнительно введен восьмивходоврй элемент ИЛИ, входы которого соответственно соединены с выходами третьего , четвертого, п того, шестого, седьмого, восьмого, дев того и дес того элементов И, а выход - с дополнительным входом первого инвертора .
На чертеже показана функциональна схема предлагаемого реверсивного преобразовател -распределител импульсов.
Реверсивный преобразователь-распределитель содержит блок 1 синхронизации/ построенный на переключател х и элементах И-Ш1И-НЕ и представл ющий собой дешифратор;, первый и второй триггеры 2 и 3 основного регистра , первые элементы И 4, вторые элементы И 5, первый и второй триггеры 6 и 7 вспомогательного регистра , первый элемзнт ИЛИ 8, третий четвертый, п тый, шестой, седьмой, восьмой, дев тый и дес тый элементы И 9-16, второй, третий, четвертый и п тый элементы ИЛИ 17-20, одиннадцатый и двенадцатый элементы И 21 и 22, первый инвертор 23 с до-, полнительным входом, второй инвертор 24, дополнительный триггер 25 знака, блок 26 управлени тактами построенный на триггере со счетным входом и переключател х и представл ющий собой управл емый делитель частоты, шину Вход 27, шину Реверс 28, шину Пр мой вход 29 и восьмивходовой элемент 30 ИЛИ.
Устройство работает следующим iобразом.
При отсутствии импульсов на входной шине 27 через первый инвертор, 23 разрешаетс прохождение сигналов через элементы И 4 и 5 перезаписи только в том случае, когда на выходах элементов И 9-16 будут низкие потенциаль, т.е. входы триггеров 2 и 3 основного регистра -полностью отключатс от выходов триггеров 6 и 7 вспомогательного регистра . В этом случае разрешение переза ,писи информации через элементы И 4 и 5с выходов триггеров 2 и 3 на
входы триггеров 6 и 7 будет производитьс только при наличии нулевых сигналов как на первом, так и на дополнительном при помощи восьми-входового элзманта ИЛИ 30 входах инвертора 23. В этом случае полностью устран етс локна отработка информации в момент прохохсдени заднего фронта импульса на входе 27 при любых услови х и разбросах временных характеристик элементов схекы.
Перед поступлением входных импульсов на шину Вход 27 триггер 25 знака устанавливаетс в положение 1 или О микрокомандой на шине Пр мой ход 29 или шине Реверс 28, подготавлива распредел ющие элементь И 2.1 или И 22 пр мого хода или реверса. Независимо от состо ни триггера 25 знака входные импульсы, проход чере инвертор 23 своим передним фронтом закрывает элементы И 3 и 4 перезаписи , т.е. отключают входы триггеров 6 и 7 вспомогательного регистра от выходов триггеров 2 и 3 основного регистра .
После полного отключени элементов И 3 и 4 перезаписи элемент ИЛИ 8 вырабатывает сигнал, соответствующий уровню О,, , управл инвертором 24, разрешает прохождение входного импульса через распредел ющие чейки И 21 или И 22 реверса или пр мого хода. При осуществлении пр мого хода микрокомандой по шине Прмой ход 29 триггер 25 знака устанавливаетс в положение . В это случае входной импульс, проход чере распредел ющий элемент И 22 пр мого хода, поступает на элементы И 10, 14 15 и 16 управлени пр мого хода, которые в зависимости от состо ни триггеров 6 и 7 формируют на выходе одного из управл ющих элементов ИЛИ 17-20 сигнал, опрокидывающий один из рабочих триггеров 2 или 3 основного регистра в состо ние, соответствующее отработке шага в пр мом ходе.
После окончани входного импульса элементы И 3 и 4 перезаписи открывгиотс и новое состо ние исполнительных триггеров 2 и 3 переписываетс . на промежуточные триггеры 6 и 7, т.е. устройство готово дл отработки следующез о импульса на шине Вход 27. Далее процесс повтор етс .
При осуществлении реверса триггер знака устанавливаетс микрокомандой по шине Реверс 28 в состо ние О, т.е. вслед за отключением входов промежуточных триггеров 6 и 7 от выходов исполнительных триггеров 2 и 3 и по вление разрешающего сигнала на выходе ин-
вертора 24, выходной импульс через распредел ющий элемент И 21 реверса поступает на. элементы И 9, 11, 12, 13 управлени реверсом, которые формируют на выходе одного из управл ющих элементов И 17-2,0 сигнал i опрокидывающий один из исполнительных триггеров 2 и 3 в состо ние, соответствующее отработке шага в реверсе .
После окончани вхюдного импульса элементы И 3 и 4 перезаписи открываютс и новое состо ние исполнительных триггеров 2 и 3 перезапи- , сываетс на промежуточные триггеры 6 и 7. Далее цикл повтор етс .
Таким образом промежуточные триггеры 6 и 7 вспомогательного регистра запоминают предыдущее соотр ние исполнительных триггеров 2 и 3 и после поступлени на шину Вход 27 входного импульса управл ют рабочими триггерами 2 и 3 в следующем пор дке: дл режима пр мого хода при состо нии
О исполтриггеров 6 и 7 1
и
нительный триггер 3 устанавливаетс
и
; при состо нии
исполнительный триггер 2 - в О; при состо нии О и исполнительный триггер 3 - в О ; при
30 состо нии О и О ный триггер 2 - в 1
Далее цикл поэтор етс .
Дл режима реверса: при состо нии
5 промежуточных триггеров 6 и 7 1 и О соответственно исполнитель ный триггер 2 устанавливаетс в сое- . О , состо нии 9 и
, При состо нии
то иие
О триггер 3 - в , при состо3 -
0 1 триггер 2 - в нии О и
, при состо нии 1 и триггер 3 - в состо ние
Далее цикл повтор етс .
Как показывает схемно-технический анализ, предлагаемое устройство надежно работает при любых разбросах временных характеристик элементов схемы, что на пор док и более увеличивает показатели его надежности благодар введению в устройство зосьмивходового элемента ИЛИ, дополнительного входа первого инвертора..
55
Claims (1)
- Формула изобретениРеверсивный преобразователь-распределитель импульсов по авт...60 св. 663108, отличающий с тем, .что, с целью повышени надежности работы, он дополнительно содержит восьми входовой элемент ИЛИ, входы которого соответственно65 соединены с выходами третьего, чет
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813297716A SU970696A2 (ru) | 1981-04-10 | 1981-04-10 | Реверсивный преобразователь-распределитель импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813297716A SU970696A2 (ru) | 1981-04-10 | 1981-04-10 | Реверсивный преобразователь-распределитель импульсов |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU663108A Addition SU135031A1 (ru) | 1960-04-15 | 1960-04-15 | Датчик угла папильонировани дл системы автоматического управлени земснар да |
Publications (1)
Publication Number | Publication Date |
---|---|
SU970696A2 true SU970696A2 (ru) | 1982-10-30 |
Family
ID=20961715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813297716A SU970696A2 (ru) | 1981-04-10 | 1981-04-10 | Реверсивный преобразователь-распределитель импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU970696A2 (ru) |
-
1981
- 1981-04-10 SU SU813297716A patent/SU970696A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU970696A2 (ru) | Реверсивный преобразователь-распределитель импульсов | |
SU855980A1 (ru) | Устройство формировани сигналов | |
SU1163320A1 (ru) | Устройство дл ввода информации | |
SU754408A1 (ru) | УСТРОПСТВО для СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ С ДОПУСКАМИ1 | |
SU1377908A2 (ru) | Устройство дл измерени максимального и минимального периодов следовани сигналов | |
SU919091A1 (ru) | Каскад программируемого делител частоты | |
SU1180875A1 (ru) | Устройство дл ввода информации | |
SU1663739A1 (ru) | Устройство дл управлени шаговым двигателем | |
SU1394216A1 (ru) | Устройство дл контрол распределител импульсов | |
SU684561A1 (ru) | Функциональный генератор напр жени | |
SU1195439A1 (ru) | Селектор импульсных сигналов | |
SU886238A1 (ru) | Преобразователь интервала времени в цифровой код | |
SU1661770A1 (ru) | Генератор тестов | |
SU1022149A2 (ru) | Устройство дл сравнени чисел | |
SU1285393A1 (ru) | Устройство контрол соотношени частот импульсов | |
SU809168A1 (ru) | Устройство дл сравнени чисел | |
SU1325702A1 (ru) | Врем импульсный преобразователь отношени величин | |
SU1547051A1 (ru) | Устройство дл контрол серий импульсов | |
SU640306A1 (ru) | Устройство дл определени распределени срабатывани исполнительных элементов иерархических систем управлени | |
SU1665509A1 (ru) | Селектор импульсов по длительности | |
SU1608673A1 (ru) | Устройство дл отладки программ | |
SU1256175A1 (ru) | Устройство дл задержки импульсов | |
SU1598167A1 (ru) | Синхронный двоичный счетчик | |
RU2106676C1 (ru) | Устройство для программного логического управления электроприводами, электронными ключами и сигнализацией | |
SU466614A1 (ru) | Масштабно-временной преобразователь интервалов времени |