SU1649543A1

SU1649543A1 - Сигнатурный анализатор

Info

Publication number: SU1649543A1
Application number: SU884407882A
Authority: SU
Inventors: Александр Платонович Вишняков; Юрий Павлович Давиденко; Игорь Эмильевич Решетняк; Лидия Петровна Антощенко; Вячеслав Владимирович Перепелица; Дмитрий Иванович Павлив
Original assignee: Специальное Проектно-Конструкторское И Технологическое Бюро Реле И Автоматики
Priority date: 1988-01-11
Filing date: 1988-01-11
Publication date: 1991-05-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в устройствах контрол и диагностики неисправностей. Цель изобретени - повышение достоверности контрол . Анализатор содержит блок индикации , формирователь сигнатур, йор- мирователь управл ющих сигналов и блок фиксации ложных срабатываний, позвол ющий вы вл ть вид и момент по влени помехового сигнала, возникающего в исследуемой последовательности. Особенно это существенно дл схем с микропроцессорными элементами, в которых сбойные ситуации могут возникать при выполнении набора некоторых команд на определенном временном интервале. 3 иЛо СЛ

Description

Изобретение относитс к вычислительной технике и может быть использовано в устройствах контрол и диагностики неисправностей.

Цель изобретени - повышение достоверности контрол путем идентификации вида помехи

На фиг. 1 и 2 представлена фун- кциональна схема сигнатурного анализатора; на фиг. 3 - временные диаграммы его работы.

Сигнатурный анализатор содержит блок 1 индикации, формирователь 2 сигнатур, формирователь 3 управл ющих сигналов и блок 4 фиксации ложных срабатываний, включающий в себ элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, элемент И 6, триггеры 7 и 8, элементы НЕ 9 и 10, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11,

элемент И 12, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 13, триггер 14, элемент 2И-ИЛИ 15, элемент НЕ-ИЛИ 16, элемент 17 задержки, элемент НЕ 18, элемент И-НЕ 19, триггер 20, элементы И-НЕ 21 и 22, элемент 2И-ИЛИ-НЕ 23, счетчик 24 и регистр 25. Кроме того, анализатор имеет информационный вход 26, входы 27-30 задани кода помехи, синхровход 31 и вход 32 пуска-останова„

На диаграмме обозначены временные последовательности сигналов: а - на синхровходе 31 сигнатурного анализатора; 6 - на выходе элемента 17 задержки; 8 - на информационном входе 26, Ј - на входе 28; % - на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 13; б - на выходе 2И-ИЛИ 15; Ж - на ииверс%

QP

%

со

ном выходе триггера 14; U - на выходе элемента 2И-ИЛИ-НЕ 23; 1C - на входе 27; Л - на входе 30; Л - иа входе 29.

Сигнатурный анализатор работает следующим образом.

На входы 27-30 задаютс в соответствии с таблицей уровни логического нул (низкий) или логической единицы (высокий) дл выделени поме- хи в исследуемом сигнале, который подаетс на вход 26.

Запись данньвс входа 26 дл свертки в сигнатуру ведетс по переднему фронту импульсов с синхровхода 31 в формирователь 2 сигнатур. В случае высокого уровн на входе 29 и высокого уровн на входе 28, а также в случае низкого уровн на входе 28 и входе 29 помехи типа 3, 4, 7, 8 (см.таблицу) формирователем 2 сигнатур не фиксируютс , а в любом другом случае формирователь 2 зафиксирует указанные помехи в виде отличной от эталонной сигнатуры В регист- ре 25 записываетс номер такта, в котором произошла перва заданна в соответствии с таблицей помеха.

Это происходит следующим образом. На вход счетчика 24 поступает сигнал с входа 32. В случае низкого уровн на указанном входе счетчик обнул етс и находитс в таком состо нии, пока на входе 32 не по витс высокий уровень, который соответствует интервалу измерени . В этом случае счетчик 24 подсчитывает количество импульсов с синхровхода 31 и эти данные поступают на группу информационных входов регистра 25. В случае возникновени помехи, соответствующей заданной, на входах 27-30 и на выходе элемента 2И-ИЛИ 23 формируетс перепад из высокого уровн в низкий, по которому в регистр 25 записываетс состо ние счетчика 24, соответствующее номеру такта, в котором произошла помеха.

При по влении сигнала низкого уровн на входе 32 интервал измерени заканчиваетс и регистр 25 переходит в режим выдачи информации, т.е. номера такта, в котором произошла помеха , код которой задан в соответствии с таблицей.

При фиксации помех вида 1, 2, 5, 6 (см. таблицу) срабатывает триггер 14 на инверсном выходе которого в исходном состо нии - низкий уровень. По

5

0

Q

5

0

5

0

5

0

еле срабатывани триггера 14 сигнал логической единицы с инверсного выхода поступает на вход элемента 2И-ИЛИ-ИЕ 23, на входах которого присутствует также сигнал логической единицы с выхода элемента НЕ 18. При поступлении импульса с синхровхода 31 на выходе элемента 2И-ИЛИ-НЕ 23 формируетс импульс, который записываетс в регистр 25 данный номер такта с выхода счетчика 24.

Например, если задан первый вид помехи (см.таблицу), то на информационный вход (D) триггера 14 сигнал логического нул поступает с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 13, поскольку на входах последнего присутствуют сигнал логической единицы с входа 28 и сигнал логического нул с вх ца 29, а на тактовом входе триггера 4 формируетс положительный пе- pei п, с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, обусловленный сигналом логического нул с входа 27 и переходом с входа 26, Таким образом, на инверсном выходе триггера 14 возникает высокий уровень.

В случае, если задан режим фиксации помех вида 3, 4, 7, 8, триггер 14 блокируетс по S-входу низким уровнем с выхода элемента И 12, обусловленный сигналом логического нул с выхода элемента НЕ 18, на входе которого присутствует высокий уровень с входа 30. Помехи вида 3, 4, 7, 8 фиксируютс триггерами 7, 8, а их идентификаци обеспечиваетс элементом г 2И-ИЛИ 15

Например, если задана помеха вид 3, то сигнал логической единицы на выходе элемента 2И-ИЛИ 15 по вл етс в случае, если при наличии сигнала логической единицы на выходе элемента НЕ 10 на выходе элемента И 6 сформи-- руетс сигнал логической единицы после прохождени короткого импульса на входе 26, форма которого соответствует третьему виду помехи.

Триггер 20 фиксирует состо ние триггеров 7 и 8 после прохождени заданной помехи и на инверсном выходе триггера 20 по вл етс сигнал логической единицы 1, который поступает на вход элемента И-НЕ 21, на другом входе которого присутствует высокий уровень с выхода элемента И-НЕ 19, вызванный низким уровнен на. выходе элемента 17 задержки, так

51649543

и фиксируютс до прихокоторый с еинхровхода на вход элемента 17. Тасигнал-логического нул ента И-НЕ 21 поступает иггеров 7 и 8, в резульсируетс прохождение

ге НЕ ин во их вы та вы ЛО ЮЩ кл ро не л 15 це ид фи

Установка в О триггера 14 обеспечиваетс низким уровнем с выхода

соответствует

элемента И-НЕ 22, что

прохождению заданной помехи.. Возврат триггеров 7, 8, 14 и 20 в исходное состо ние происходит по S-входам низким уровнем с выхода элемента PI-HE 19, на вход которого поступает высокий уровень с выхода элемента НЕ-ИЛИ 16, на входы которого поступают сигналы с пр мых выходов триггеров 7, 8 и 14, поэтому при иксации заданной помехи на первом, втором и третьем входе элемента 16 по вл етс низкий уровень, на выходе - высокий, что передаетс на вход элемента И-НЕ 19, на другой вход которого поступает задержанный элементом 17 импульс с еинхровхода 31.

На S-вход триггера 14 сигнал логического нул с выхода элемента И-НЕ 19 поступает через элемент И 12, а на S-входы триггеров 7, 8 и 20 - непосредственно с выхода элемента И-НЕ 19. Таким образом, все триггеры устанавливаютс в исходное состо ние после записи импульсом с выхода элеента 2И-ИЛИ-НЕ 23 номера такта в регистр 25.

Claims

Формула изобретени 40

20

Сигнатурный анализатор, содержащий формирователь управл ющих сигналов , синхровход и вход пуска-останова которого вл ютс одноименными входами устройства, выход формировател управл ющих сигналов соединен с синхровходом формировател сигнатур, группа выходов которого соединена с первой группой информационных входов блока индикации, и блок фиксации ложных срабатываний, содержащий счетчик , два триггера, первый элемент И, два элемента НЕ, первый элемент задержки и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом формировател сигнатур , информационный вход устройства соединен с синхровходом первого триг

5

0

0

6

гера и через первый элемент НЕ с синхровходом второго триггера, инверсные входы установки в 1 первого и второго триггеров объединены, их инверсные выходы соединены с первым и вторым входами первого элемента И, выход которого соединен с первым входом первого элемента ИСКЛЮЧАО ЮЩЕЕ ИЛИ, второй вход которого подключен к информационному входу устройства , синхровход устройства соединен с входом элемента задержки, о т- личающийс тем, что, с 5 целью повышени достоверности ча счет идентификации вида помехи, в блок фиксации ложных срабатываний введены

регистр, третий и четвертый триггеры, второй элемент И, второй элемент ИС0 КЛЮЧАЮЩЕЕ ИЛИ, третий элемент НЕ, элемент 2И-ИЛИ, элемент 2И-ИЛИ-НЕ, элемент НЕ-ИЛИ, три элемента И-НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, причем первый вход адани кода помехи устройства соединен с первым входом первой группы входов элемента 2И-ИЛИ, с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и через второй элемент НЕ с первым входом второй группы входов элемента 2И-ИЛИ, второй вход второй группы входов которого подключен к выходу первого элемента НЕ, второй и третий входы задани кода помехи устройства соединены с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, выход которого соединен с информационными входами первого , второго и третьего триггеров, пр мые выходы которых соединены с первым, вторым и третьим входами элемента НЕ-ИЛИ, инверсный выход третьего триггера соединен с первым входом первой группы входов элемента 2И-ИЛИ-НЕ и с первым входом первого

5 элемента И-НЕ, выход которого соединен с инверсным входом установки в 0й третьего триггера, тактовый вход которого подключен к выходу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый вход задани кода помехи устройства соединен с первым входом второй группы входов элемента 2И-ИЛИ-НЕ, через третий элемент НЕ с вторым входом первой группы входов элемента 2И-ИЛИ- НЕ и с первым входом второго элемента И, выход которого соединен с инверсным входом установки в 1 третьего триггера, второй вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второй ,

5

0

5

вход первой группы входов элемента 2И-ИЛИ подключены к информационному входу устройства, третьи входы первой и второй групп входов элемента 2И-ИЛИ подключены к выходу первого элемента И, выход элемента 2И-ИЛИ соединен с вторым входом второй группы входов элемента 2И-ИЛИ-НЕ и с тактовым входом четвертого триггера, информационный вход которого подключен к шине нулевого потенциала, инверсный выход четвертого триггера подключен к первому входу второго элемента И-НЕ, выход которого соединен фс инверсными входами установки в О первого и второго триггеров, выходы элемента задержки и элемента НЕ-ИЛИ соединены с первым и вторым входами третьего элемента И-ИЕ, выход которого соединен с инверсным

16495438

входом установки в 1 первого, второго и четвертого триггеров, с вторыми входами первого и второго элемен тов И-НЕ и с вторым входом второго элемента И, третьи и четвертые входы первой и второй групп входов эле-| мента 2И-ИЛИ-НЕ попарно объединены и подключены к синхровходу и входу

JQ пуска-останова устройства соответственно , выход элемента 2И-ИЛИ-НЕ соединен с входом записи регистра, вход разрешени чтени которого и вход разрешени счетчика подключены

15 к входу пуска-останова устройства, группа выходов регистра соединена с второй группой входов блока индикации , группа информационных входов регистра подключена к группе выходов

2Q счетчика, счетный вход которого подключен к синхровходу устройства.

рыми входами первого и второго элементов И-НЕ и с вторым входом второго элемента И, третьи и четвертые входы первой и второй групп входов эле-| мента 2И-ИЛИ-НЕ попарно объединены и подключены к синхровходу и входу

пуска-останова устройства соответственно , выход элемента 2И-ИЛИ-НЕ соединен с входом записи регистра, вход разрешени чтени которого и вход разрешени счетчика подключены

к входу пуска-останова устройства, группа выходов регистра соединена с второй группой входов блока индикации , группа информационных входов регистра подключена к группе выходов

счетчика, счетный вход которого подключен к синхровходу устройства.

Таблица соответстви вида помехи ее коду

Примечание,

.Г(Т.)- переход из уровн логического нул (единицы) в уровень логической единицы (нул ) в интервале времени между двум тактовыми импульсами; JT(TJ}- короткий импульс из уровн логического нул (единицы) в уровень логической единицы (нул ) в интервале времени между двум тактовыми импульсами; 1(0) - уровень логической единицы (нул ).

ФигЗ