SU1647894A1 - Устройство аналого-цифрового преобразовани - Google Patents

Abstract

Изобретение относитс  к цифровой электроизмерительной технике и может использоватьс  в информационно-измерительных системах и системах автоматического управлени , работающих в услови х аддитивных случайных помех-. Изобретение позвол ет повысить быстродействие. Это достигаетс  тем. что введением в устройство , содержащее преобразователь 1 напр жение-код , сумматор-осреднитель 2, блок 3 управлени , регистры 4-6, реверсивный счетчик 9, счетчики 10 и 11. цифровые компараторы 7 и 8, элемент И 12, введены регистр 13, триггер 14, элементы И 15-17. При этом за счет сравнени  осредненных отсчетов , получаемых на одном интервале цифрового интегрировани , уменьшаетс  вли ние низкочастотных помех на врем  поиска числа осредн емых отсчетов, обеспечивающих заданную погрешность преобразовани . 1 з.п. ф-лы. 6 ил. w ё о Јь VI 00 о 4

Description

X+r(t)

Фиг I

Изобретение относитс  к цифровой электроизмерительной технике и может быть использовано в информационно-изме- рительных системах и системах автоматического управлени , работающих в услови х аддитивных случайных помех.

Целью изобретени   вл етс  повышение быстродействи .

На фиг. 1 показана структурна  схема устройства аналого-цифрового преобразовани ; на фиг. 2 - структурна  схема сумма- тора-осреднител ; на фиг. 3 - структурна  схема блока управлени ; на фиг, 4 - структурна  схема счетчика; на фиг. 5 - структурна  схема счетчика сдвигов; на фиг. 6 - схема элемента задержки.

Устройство содержит преобразователь 1 напр жение - код (ПИК), сумматор-осоед- нитель 2, блок 3 управлени  (БУ). регистры 4-6, цифроаые компараторы 7 и 8, реверсивный счетчик 9, счетчики 10 и 11, элемент И 12, регистр 13, триггер 14, элементы И 15- 17, Сумматор-осреднитель(фиг. 2) содержит элементы И 18-21, элементы ИЛИ 22, элементы НЕ 23, элементы ИЛИ 24 и 25 и комбинационный сумматор 26. Блоки 18-25 образуют цифровой мультиплексор, блок управлени  (фиг. 3) содержит счетчик 27, дешифратор 28, генератор 29 импульсов, счетчик 30, одноьибраторы 31 и 32, элементы И 33 и 34. Блоки 27, 28, 32 и 33 образуют распределитель импульсов.

Счетчик 10 (фиг. 4) содержит элемент ИЛИ 35, счетчик 36, элемент 37 задержки, одновибратор 38t Счетчик 11 (фиг. 5) содержит элемент ИЛИ 39, счетчик 40, элемент И 41, шифратор 42, одновибратор 43.

Элемент задержки (фиг. 6) содержит резистор 44, конденсатор 45, элемент И 46.

Устройство работает следующим,образом .

По сигналу Пуск в реверсивный счетчик 9 записываетс  код числа осредн емых отсчетов No, равного значению числа два в целой степени и соответствующего наиболее веро тному интервалу интегрировани , определ емому априорно по разбросу дисперсии флуктуационной помехи 17(1), в блоке 3 управлени  распределитель импульсов устанавливаетс  в состо ние, соо ветствую щего последнему такту цикла его работы. При этом осуществл етс  сброс в нулевое состо ние разр дов регистров 6 и 13, в счетчик 10 записываетс  дополнительный код числа 2 N0, а в счетчик 11 - дополнительный код числа N0. Затем производитс  2 Nj-кратное преобразование входного сигнала х + J/(t) в преобразователе 1 по сигналам с блока 3 через элемент 12,

на второй вход которого поступает разрешающий потенциал со счетчика 10, задающего число преобразований, При этом может использоватьс  любой тип преобразовател  ПНК 1. Полученные в результате преобразовани  в ПНК 1 коды по нечетным (четным) импульсам конца преобразовани  (КП), снимаемым с ПНК 1 и элемента И 15, суммируютс  всумматоре-осреднителе

2 с содержимым регистра 6 и полученна  сумма по заднему фронту импульса КП записываетс  в регистр 6. Аналогично по четным (нечетным) импульсам КП, снимаемым с ПНК 1 и элемента 16, в сумматоре 2 вычисл етс  сумма содержимого регистра 13 и кода текущего результата преобразовани  с ПНК 1, и полученна  сумма по заднему фронту импульса КП записываетс  в регистр 13. Таким образом, после 2 Nj-кратного преобразовани  в регигтре 6 содержитс  сумма Nj-нечетных (четных) отсчетов, а в регистре 13 - сумма Nj-четных (нечетных)отсчетов , получаемых с ПНК 1 на интервале цифрового интегрировани  Т. Счетчик 10

выдает сигнал в блок 3, по которому начинает работать распределитель импульсов (РИ) блока 3.

На первом такте работы РИ в регистр 5 записываетс  код суммы из регистра б, а в

сумматоре 2 из содержимого регистра 6 выполн етс  вычитание содержимого регистра 13 и разность кодов, равна 

AZ- X+J/(t2k-i )k - 1

5 X+v(t2k ).

k 1

0

5

5

и с учетом знака записываетс  в регистр 4 ошибки по заднему фронту импульса с РИ. На втором такте работы РИ управл ющие сигналы не вырабатываютс  и он используетс  вхолостую дл  обеспечени  устойчивой записи кода разности в регистр 4. На третьем такте работы РИ из блока 3 на шину Сдвиг вправо решстров 5 и 4 через счетчик 11 поступают импульсы. Подсчет сдвигающих импульсов выполн етс  в счетчике 11 и при прохождении NJ импульсов счетчик 11 запрещает их поступление в регистры 4 0 и 5 Из регистра 4 разность AZ/Nj сравниваетс  в цифровых компараторах 8 и 7 с допустимым уровнем погрешности от помех . Выходы-цифровых компараторов управл ют прибавлением или вычитанием величины приращени  числа осредн емых отсчетов из кода реверсивного счетчика 9 и выдачей элемента 17 сигнала, разрешающего считывание кода осредненного результата X с регистра 5

Таким образом, изменение интервала интегрировани , определ емого кодом счетчика 9 на i-м шаге поиска осуществл етс  на четвертом такте работы РИ блока 3 управлени  в соответствии с итерационной формулой

NH-I-NI + #NI,

где Ni-i N0+ в No,

+ 1 I AZ/Nj I -Ai 0; I AZ/Nj I -A2 0;

Д2 I AZ/NI I Ai.

J 2 0

Если Да I AZ/Nj I Ai, то на четвертом такте работы распределител  импульсов с выхода элемента 17 снимаетс  сигнал, разрешающий считывание кода с регистра 5. На п том такте работы распределител  импульсов происходит запись дополнительного кода удвоенного числа осредн емых отсчетов из источника 9 в счетчик 10 и дополнительного кода числа осредн емых отсчетов в счетчик 11, обнуление регистров 6 и 13. Счетчик 10 выдает сигнал в блок 3 и запрещает работу распределител  импульсов. Устройство оказываетс  подготовленным дл  следующего цикла работы.

После нескольких шагов поиска (нескольких описанных циклов) в реверсивном счетчике 9 устанавливаетс  некоторое значение N, соответствующее значению допустимой погрешности AI с заданной доверительной веро тностью/, причем низкочастотные помехи не оказывают вли ние на врем  поиска необходимого NJ (быстродействие устройства).

Если коды значений низкочастотной помехи отличаютс  друг от друга при временном интервале, не большем Т, то быстродействие по сравнению с известным устройством будет выше не менее, чем на 2Т, где Т - длина интервала цифрового интегрировани .

Счетчик 10 служит дл  подсчета числа импульсов, поступающих на запуск ПНК 1. По сигналу из блока 3 одновибратор 38 формирует импульс, по переднему фронту которого осуществл етс  запись логической 1 в младший и старший разр ды счетчика 36, а в остальные разр ды - запись обратного кода числа осредн емых отсчетов NJ, снимаемого с реверсивного счетчика 9. Выход элемента И 35 соединен со счетным входом счетчика 36, и по заднему фронту импульса с одновибратора 38 содержимое счетчика 36 увеличиваетс  на единицу. Таким образом , в старшем разр де счетчика 36 записана 1, а в остальных - дополнительный код удвоенного числа осредн емых отсчетов 2 NJ. Импульсы запуска ПНК 1 через элемент

35 поступают на счетный вход счетчика 36, а при прохождении 1 2Nj импульсов старший разр д счетчика обнул етс , С единичного выхода старшего разр да счетчика снимаетс  сигнал, запрещающий поступление импульсов на запуск ПНК 1 через элемент 12, который служит вентилем, С нулевого выхода счетчика с задержкой в элементе 27 снимаетс  сигнал, разрешающий поступление импульсов на распределитель испульсов в блоке 3. Врем  задержки в блоке 37 хз tnp + tea, где tnp - врем  преобразовани  ПНК 1; tea- врем  суммировани  кодов в сумматоре 2 и записи кода в регистр 13 или 6.

Счетчик 11 предназначен дл  подсчета числа сдвигающих импульсов, поступающих в регистры 4 и 5. Сдвиг кода вправо в регистрах 4 и 5 соответствует делению на число осредн емых отсчетов NJ, если NJ равно значению числа два в целой степени. Шифратор 42 служит дл  преобразовани  единичного позиционного кода значений log2Nj, снимаемого со счетчика 9 в двоичный код. По сигналу с блока 3 одновибратор 43 формирует

импульс, по которому в старший разр д счетчика 40 записываетс  1, а в остальные - дополнительный код значени  logzNj. Сдвигающие импульсы из блока 3 поступают на третий вход счетчика 11. Через элемент 39 они поступают на счетный вход счетчика 40, в котором осуществл етс  их подсчет. При прохождении требуемого количества импульсов со старшего разр да счетчика 40 снимаетс  сигнал, запрещающий поступление сдвигающих импульсов на регистры 4 и 5 через элемент 41, выполн ющий функцию вентил .

45

Claims (1)

1. Устройство аналого-цифрового преобразовани , содержащее преобразователь напр жение - код, первый вход которого  вл етс  входной шиной, второй

0 вход соединен с выходом первого элемента И, первые выходы соединены соответственно с входами первой группы входов сумма- тора-осреднител , а второй выход соединен с первым входом сумматора-осреднител ,

5 выходы которого соединены соответственно с первыми входами первого и второго регистров, выходы последнего из которых соединены соответственно с входами второй группы входов сумматора-осреднител , второй вход которого соединен с первым

выходом блока управлени , второй выход которого соединен с первыми входами первого счетчика и первого элемента И, второй вход которого соединен с первым выходом первого счетчика, вторые входы которого объединены с соответствующими первыми входами второго счетчика и с соответствующими выходами реверсивного счетчика, выход второго счетчика соединен с первым входом третьего регистра и вторым входом первого регистра, выходы которого соединены с входами первого и второго цифровых компараторов, первые выходы которых соединены соответственно с входами Сложение и Вычитание реверсивного счетчика, выходы третьего регистра  вл ютс  выходной шиной, отличающеес  тем, что, с целью повышени  быстродействи , в него введены четвертый регистр, триггер, второй , третий и четвертый элементы И, пер- вый и второй входы которого соединены соответственно с вторыми выходами первого и второго цифровых компараторов, третий вход объединен со Счетным входом реверсивного счетчика и соединен с треть- им выходом блока управлени , а выход соединен с вторым входом третьего регистра, третий вход которого объединен с третьим входом первого регистра и соединен с первым выходом блока управлени , четвертые входы третьего регистра соединены соответственно с выходами второго регистра, второй вход которого объединен с третьим входом сумматора-осреднител  и соединен с выходом второго элемента И, первый вход которого соединен с первым выходом триггера , второй выход которого соединен с первым входом третьего элемента И, а вход объединен с вторыми входами второго, третьего элементов И и первым входом сум- матора-осреднител , выход третьего элемента И соединен с четвертым входом сумматора-осреднител , выходы которого

соединены с соответствующими первыми входами четвертого регистра, второй вход которого объединен с третьим входом второго регистра, вторым входом второго счетчика и третьим входом первого счетчика и соединен с четвертым выходом блока управлени , третий вход четвертого регистра соединен с выходом третьего элемента И, а выходы соединены с соответствующими входами третьей группы входов сумматора- осреднител , п тый выход блока управлени  соединен с третьим входом второго счетчика, второй выход первого счетчика соединен с первым входом блока управлени , второй вход которого объединен с входом установки реверсивного счетчика и  вл етс  шиной Пуск.

2, Устройство по п. 1, о т л и ч а ю. ще е- с   тем, что блок управлени  выполнен на двух элементах И, двух одновибраторах, дешифраторе , двух счетчиках и генераторе импульсов , выход которого соединен с входом первого счетчика, первыми входами первого и второго элементов И, второй вход последнего соединен с первым выходом дешифратора, второй выход которого  вл етс  третьим выходом блока, первым выходом которого  вл етс  третий выход дешифратора, четвертый выход которого соединен с входом первого одновибратора, выход которого  вл етс  четвертым выходом блока, входы дешифратора соединены с сответствующими выходами второго счетчика , вход запуска которого  вл етс  вторым входом блока, а счетный вход соединен с выходом первого элемента И, второй вход которого  вл етс  первым входом блока, выход второго элемента И  вл етс  п тым выходом блока, выход первого счетчика соединен с входом второго одновибратора, выход которого  вл етс  вторым выходом блока.

Отб ОтКМОаКбтНоЗ

-JxSJJ

-, ь