SU1647651A1

SU1647651A1 - Register

Info

Publication number: SU1647651A1
Application number: SU894655748A
Authority: SU
Inventors: Александр Григорьевич Кучинский; Василий Николаевич Гордеев; Валерий Михайлович Лихачев; Александр Кузьмич Якушев
Original assignee: Научно-исследовательский институт прикладных физических проблем им.А.Н.Севченко
Priority date: 1989-02-27
Filing date: 1989-02-27
Publication date: 1991-05-07

Abstract

Изобретение относитс к вычислительной технике, а именно к запоминающим устройствам , и может быть использовано в качестве регистра хранени в системах автоматизации управлени и контрол импульсных энергоустановок. Целью изобретени вл етс повышение помехоустойчивости регистра. Регистр содержит элемент И-НЕ 1 .элементы И 2, З.эле- менты ИЛИ 4-6, элементы задержки 7, 8, формирователи 9, 10 длинного импульса, формирователи 11-14 короткого импульса, чейки 16 пам ти, элементы И-ИЛИ-НЕ 19, 20 и синхронный триггер 21, вход щие в состав чеек 16 пам ти, с соответствующими св з ми. Регистр позвол ет осуществл ть управление исполнительными элементами средств автоматизации в услови х высокого уровн электромагнитных помех и обеспечивает надежное приведение их в исходное состо ние в аварийных ситуаци х. 2 ил. (Л СThe invention relates to computer technology, in particular to storage devices, and can be used as a storage register in automation systems for controlling and controlling pulse power plants. The aim of the invention is to improve the register noise immunity. The register contains an AND-1 element. AND elements 2, 3. OR elements 4-6, delay elements 7, 8, long pulse shapers 9, 10, short pulse shapers 11-14, memory cells 16, I-elements OR-NOT 19, 20 and synchronous trigger 21, which are part of memory cells 16, with corresponding links. The register allows controlling the executive elements of automation equipment in conditions of a high level of electromagnetic interference and ensures their reliable resetting in an emergency. 2 Il. (Ls

Description

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в качестве регистра хранения в системах автоматизации управления и контроля импульсных энергоустановок.The invention relates to computer technology, namely to storage devices, and can be used as a storage register in control automation systems and control of pulsed power plants.

Целью изобретения является повышение помехоустойчивости регистра.The aim of the invention is to increase the noise immunity of the register.

На фиг.1 изображена функциональная схема регистра; на фиг.2 - временные диаграммы, поясняющие работу регистра.Figure 1 shows a functional diagram of the register; figure 2 is a timing chart explaining the operation of the register.

Регистр содержит элемент И-НЕ 1 ,· элементы И 2 и 3, элементы ИЛИ 4 - 6, элементы 7 и 8 задержки, формирователи 9 й 10 длинного импульса, формирователи 11 - 14 короткого импульса, выходы 15 регистра, ячейки 16 памяти, входы 17 и 18 установки нуля регистра, элементы 14-ИЛ И-НЕ 19 и 20 и синхронныйтриггер21, входящие в состав ячеек 16 памяти, тактовый вход 22 регистра, информационные входы 23 регистра.The register contains an AND-NOT element 1, AND elements 2 and 3, OR elements 4 to 6, delay elements 7 and 8, shapers 9th and 10th long pulse, shapers 11-14 short pulse, outputs 15 of the register, memory cells 16, inputs 17 and 18 register zero, elements 14-IL AND NOT 19 and 20 and synchronous trigger 21, which are part of the cells 16 memory, clock input 22 registers, information inputs 23 registers.

На фйг.2 позициями 25 - 36 обозначены временные диаграммы, поясняющие работу регистра.In FIG. 2, positions 25 to 36 indicate time diagrams explaining the operation of the register.

Регистр работает следующим образом.The register operates as follows.

При отсутствии управляющих сигналов на входе 22 либо входах 17 и 18 установки регистра триггеры 21 всех ячеек 16 памяти находятся в одном из фиксированных состояний (логического О'* или 1), так как на установочные входы поданы логические потенциалы, блокирующие тактовый вход и подтверждающие данное состояние. Регистр работает в режиме перезаписи информации следующим образом (фиг.2).In the absence of control signals at input 22 or inputs 17 and 18 of register setup, triggers 21 of all memory cells 16 are in one of the fixed states (logical О '* or 1), since logic potentials blocking the clock input and confirm this state. The register operates in the mode of rewriting information as follows (figure 2).

Импульс управления либо помехи, поступающий по входу 22 регистра, поступает на один из входов элемента И 2, на другом входе которого, в отсутствии импульсов установки, находится положительный потенциал. С выхода этого элемента, при наличии разрешающего потенциала тактовый импульс поступает на. тактовые входы триггеров 21, прямой тактовый вход формирователя. 9, инверсный вход сброса формирователя 9, на прямой вход формирователя 11 и через элемент 8 задержки на один из входов формирователя 11. Если поступающий на вход импульс меньше по длительности, чем выходной импульс формирователя 9, длительность которого выбирается из соотношения Тэ = Т -т, где Т длительность управляющего импульса, а т равно среднему удвоенному времени переключения ячеек 16 памяти и элементов И-ИЛИ-НЕ ·19, 20 по их длительности и амплитуде, то на входе формирователей 9 и 11 появляется нулевой потенциал и блокирует их работу. Элемент 8 задержки введен в схему для того, чтобы исключить несанкционированные срабатывания формирователя 11 из-за задержки срабатывания формирователя 9. В результате блокировки формирователей 9 и 11 импульс на входе формирователя 11 отсутствует и сигналы на входах ячеек 16 памяти не появляются (фиг.2, поз.25 -28).A control pulse or interference coming from the input 22 of the register is fed to one of the inputs of the And 2 element, at the other input of which, in the absence of installation pulses, there is a positive potential. From the output of this element, in the presence of a resolving potential, a clock pulse is supplied to. clock inputs of the triggers 21, direct clock input of the shaper. 9, the inverse reset input of the shaper 9, to the direct input of the shaper 11 and through the delay element 8 to one of the inputs of the shaper 11. If the pulse received at the input is shorter than the output pulse of the shaper 9, the duration of which is selected from the relation Te = T-t , where T is the duration of the control pulse, and t is equal to the average doubled switching time of the memory cells 16 and the AND-OR-NOT · 19, 20 elements in their duration and amplitude, then at the input of the formers 9 and 11 a zero potential appears and blocks their operation. The delay element 8 is introduced into the circuit in order to prevent unauthorized operation of the driver 11 due to the delay in the operation of the driver 9. As a result of the blocking of the drivers 9 and 11, there is no pulse at the input of the driver 11 and the signals at the inputs of the memory cells 16 do not appear (Fig. 2, Pos. 25-28).

ι При поступлении на вход 22 импульсов, больших по длительности чем Тд, формирователь 11 запускается по спаду импульса формирователя 9 и формирует на своих выходах импульсы Τιι = т (фиг.2, поз.27. 28). один из которых (фиг.2, поз.27) через элемент 6 и при наличии разрешающего потенциала на входе элемента 3 поддерживает положительный потенциал на инверсном входе установки единицы формирователя 11. а другой (фиг.2, поз.28) поступает через элемент ИЛИ 5 на деблокирующие входы ячеек 16 памяти, что обеспечивает снятие блокировки и переключение ячеек 16 памяти поспаду импульса управления на входе 22. В режиме установки ячеекι When 22 pulses are input that are longer in duration than TD, the shaper 11 is triggered by the decay of the shaper pulse 9 and generates pulses Τιι = т at its outputs (Fig. 2, item 27. 28). one of which (Fig. 2, item 27) through element 6 and in the presence of a resolving potential at the input of element 3 maintains a positive potential at the inverse input of the installation of the former unit 11. and the other (Fig. 2, pos. 28) enters through the element OR 5 to the unlocking inputs of the memory cells 16, which ensures unlocking and switching of the memory cells 16 to the fall of the control pulse at input 22. In the cell installation mode

1.6 памяти в состояние логического нуля или логической единицы после появления управляющих сигналов на входах 17 и 18 анализ импульсов, поступающих на установочные входы, осуществляется схемой защиты. реализованной на формирователях 10,14, элементе И-Н Е 1. элементе 7 задержки и элементе ИЛИ 4, которые работает аналогично описанному (фиг.2, поз.28 — 30).1.6 memory into a state of logical zero or logical unit after the appearance of control signals at inputs 17 and 18, the analysis of pulses arriving at the installation inputs is carried out by a protection circuit. implemented on the shapers 10,14, the element I-N E 1. the delay element 7 and the OR element 4, which works similarly to that described (Fig.2, pos.28 - 30).

Импульс, сформированный на инверсном выходе формирователя 14, разрешает работу формирователей 12 и 13, ячеек 16 памяти по установочным входам, а также блокирует работу регистра по тактовому входу 22, тем самым определяя приоритет установочных входов(фиг.2, поз.26,29). Кроме того, за счет взаимной блокировки формирователей 12 и 13’ введен приоритет первого пришедшего по входам установки управляющего импульса (фиг.2, поз.29 -32). Сформированный на прямом выходе соответствующего формирователя 12 или 13 , сигнал по совпадению с сигналом, поступающим с прямого выхода формирователя 14, формирует на выходах соответсвующих элементов И-ИЛ.И-НЕ 19 или 20 ячеек 16 памяти импульсы предварительной установки Ту, которые поступают на входы триггеров 21 и изменяют либо подтверждают их состояние вне зависимости от наличия управляющих сигналов на тактовом входе 22 регистра (фиг.2, поз.25 - 36).The pulse generated at the inverted output of the shaper 14, allows the operation of the shapers 12 and 13, the memory cells 16 at the installation inputs, and also blocks the operation of the register at the clock input 22, thereby determining the priority of the installation inputs (figure 2, pos. 26.29) . In addition, due to the mutual blocking of the shapers 12 and 13 ’, the priority of the first control pulse that arrived at the plant inputs was introduced (Fig. 2, pos. 29 -32). Formed at the direct output of the corresponding shaper 12 or 13, the signal coincides with the signal from the direct output of the shaper 14, and generates preset pulses Tu, which enter the inputs, at the outputs of the corresponding I-IL.I-NOT 19 or 20 memory cells 16 flip-flops 21 and change or confirm their state regardless of the presence of control signals at the clock input 22 of the register (figure 2, pos.25 - 36).

Предложенный регистр позволяет осуществлять управление исполнительнымиэлементами средств автоматизации в условиях высокого уровня электромагнитных помех и обеспечивает надежное приведеление их в исходное состояние в аварийных ситуациях.The proposed register allows you to control the Executive elements of automation in a high level of electromagnetic interference and provides reliable bringing them to their original state in emergency situations.

Claims

Claim

The register containing the first driver of the long pulse, the first, second and third drivers of the short pulse, the inverse clock inputs of the second and third drivers of the short pulse are respectively the first and second inputs of the zero register, memory cells, each of which is executed on a synchronous trigger, the first and second elements AND-OR-NOT, the outputs of which are connected respectively to the inputs of the installation in O synchronous trigger, the outputs of the synchronous trigger are the outputs of the register and are connected respectively о with the first inputs of AND-OR-NOT elements, the second inputs of which are the first and second inputs of a given memory cell and are connected respectively to the first second inputs of a subsequent memory cell, the third inputs of AND-ORI elements of each memory cell are combined and are its third input, fourth the inputs of the AND-OR-NOT elements of each memory cell are combined and are its fourth input, the clock inputs of the synchronous triggers of the memory cells are information inputs of the register, distinguishing with the fact that, in order to increase noise immunity egistra, the second driver of the long pulse, the fourth driver of the short pulse, the OR elements, the AND element, and the AND element, the inputs of which are connected to the inverse clock inputs of the second and third short pulse drivers, the output of the AND gate is connected to the input of the first element for ⁴ · Derzhko, to the clock input and the reset input of the second driver and a long pulse to the direct clock input of the fourth short-pulse, inverted clock input connected to the output of the second odds a long pulse driver, the output of the first delay element is connected to the first input of the first OR element, the output of which is connected to the reset input of the fourth short-pulse driver, the first input of the first AND element is a clock input of the register, the second input of the first AND element is connected to the inverse clock input of the second short-driver pulse, with the first input of the second OR element, with the first input of the second AND element, with an inverse clock input of the third short-pulse driver and with an inverse output the shorter short pulse driver, the direct output of which is connected to the second input of the first OR element and to the third inputs of the memory cells, the output of the first AND element is connected to the input of the second delay element, with a direct clock input and with the reset input of the first long pulse shaper, with a direct clock input the first shaper of the short pulse and with the fifth inputs of the memory cells, the output of the first shaper of the long pulse is connected to the inverse clock input of the first shaper of the short pulse, the reset input of which second connected to the output of the second AND element, the second input of the second AND element is connected to the output of the second OR element, the first input of which is connected to the output of the second delay element, the second input of the second OR element is connected to the direct output of the first short-pulse driver, whose inverse output is connected to the second the input of the third OR element, the output of the third OR element is connected to the fourth inputs of the memory cells, the inverse output of the second driver. a short pulse is connected to the reset input of the third short pulse shaper, the direct output of which is connected to the second inputs of the memory cells, the inverse output of the third short pulse shaper is connected to the reset input of the second short pulse shaper, the direct output of which is connected to the first inputs of the memory cells.