SU1647605A1 - Устройство дл идентификации объектов - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в автоматизированных системах управлени , например радиолокационными станци ми. Цель изобретени  - повышение быстродействи  устройства. Дл  достижени  поставленной цели устройство содержит

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в автоматизированных системах управлени , например радио-, локационных станци х.

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 представлена схема устройства; на фиг. 2 - распределение содержимого  чейки пам ти, в которую заноситс  информаци .

Устройство (фиг.1) содержит пер- вый-третий регистры 1-3, первый и второй дешифраторы 4 и 5, первый- третий блоки 6-8 пам ти, первую группу элементов И 9-11, вторую группу элементов И 12-14, третью-п тую группы элементов И 15-17, группу элементов ИЛИ 18, сумматор 19, схему 20 сравнени , первый-восьмой элементы 21-28 задержки, элемент ИЛИ 29, триггер 30, первый и второй элементы И 31 и 32, счетчики 33-35, сигнальный выход 36, информационный вход 37, синхронизирующий вход 38, а также информационный выход 39.

Регистр 1 имеет первый информационный выход 40, второй информационный выход 41 и третий информационный выход 42.

Работа устройства основана на следующих исходных положени х.

Все зоны пространства, в пределах которых работают радиолокационные станции - источники информации, жестко закрепл ютс  за соответствующими зонами обзора.

Информаци  о воздушных объектах, выдаваема  каждой РЛС, состоит из номера объекта, номера РПС и координа- тов ее местоположени  (фиг.2).

Устройство работает следующим образом .

На информационный вход 37 устройства последовательно с выхода каждой

5

0

5

0

5

0

5

0

5

РЛС по каналам передачи данных поступает кодограмма вида (фиг.2). Импульсом синхронизации, поступающим из канала передачи данных на вход 38, поступившее сообщение заноситс  в регистр 1.

Первый информационный выход 40 регистра 1 подключен к входу дешифратора 4, который расшифровывает номер объекта, а третий информационный выход 42 подключен к входу дешифратора 5, который, расшифровыва  координаты X и Y объекта, однозначно определ ет номер РЛС, в зоне ответственности которой находитс  объект с заданными координатами.

В результате такого подключени  дешифратор 5 на одном из своих выходов формирует высокий потенциал, соответствующий входному коду, который открывает один из элементов И 12-14.

Дл  определенности полагают, что таким элементом  вл етс  элемент И 12. На другой вход этого элемента с выхода элемента 24 задержки поступает импульс , задержанный на врем  суммарной задержки регистра 1 и дешифратора 5, Этот импульс проходит через элемент И 12 и поступает на вход считывани  той  чейки блока 8 пам ти, в которой посто нно хранитс  номер РЛС, ответственной за ту зону обнаружени , в пределах которой наход тс  поступившие координаты X, Y. Код номера указанной РЛС с выходов блока 8 поступает на информационные входы регистра 3, куда заноситс  синхронизирующим импульсом с выхода элемента 25 задержки, где он был задержан на врем  считывани  кода из блока 8 пам ти.

С информационных выходов регистра 3 код номера РЛС поступает на первые информационные входы схемы 20 сравнени , на вторые информационные входы которой поступает код номера РЛС,

указанный в поступившей кодограмме, с второго информационного выхода 41 регистра 1. Схема 20 сравнени  сравнивает поступившие коды и по синхронизирующему импульсу, поступающему на его синхронизирующий вход, либо вьщает сигнал о том, что входные коды одинаковы, либо никаких сигналов не выдает, если коды поступивших номеров РЛС различны.

Допустим, что коды номеров РЛС, приславший кодограмму по второму информационному выходу 4t и отвечающей за зону, в которой наход тс  пришедшие координаты, совпадают. Тогда импульсом с выхода схемы 20 сравнени  триггер 30 устанавливаетс  в единичное состо ние, при котором ок высоким потенциалом по пр мому выходу открывает элемент И 31 и низким потенциалом по инверсному выходу закрывает элемент И 32,

Тот же импульс, задержанный на врем  сравнени  кодов .и срабатывани  триггера 30 элементом 28, проходит через элемент И 31 на первые входы первой группы элементов И 9-11, на второй вход одного из которых подаетс  высокий потенциал с выхода дешифратора 4, соответствующего коду номера объекта.

Дл  определенности допустим, что высокий потенциал с выхода дешифратора 4 открывает элемент И 9 и импульс с его выхода поступает на вход считывани  фиксированной  чейки блока 7 пам ти, где записан базовый адрес  чейки пам ти, начина  с которой записываютс  координаты с указанным номером.

Код базового адреса с выхода блока 7 поступает на информационные входы регистра 2, куда заноситс  синхронизирующим импульсом с выхода элемента 22 задержки.

С информационных выходов регистра 2 базовый адрес подаетс  на входы первого слагаемого сумматора 19, к входам второго слагаемого которого подключены выходы счетчиков текущего адреса через элементы И 15-17 и ИЛИ 18. С выхода элемента И 9 импульс поступает не только на вход считывани  фиксированной  чейки пам ти блока 7 и на вход счетчика 33, фиксирующего факт поступлени  координат объекта с данным номером. Учитыва , что в данный момент высоким

64

ииы  тос 76056

потенциалом дешифратора 4 открыты элементы И 15, выходы счетчика 33 через элементы И 15 и элементы ИЛИ

с 18 подключены к входам второго слагаемого сумматора 19.

По импульсу с выхода элемента 23 задержки, поступающему на синхронизирующий вход сумматора 19, последЮ ний суммирует код базового адреса с текущим адресом счетчика и код адреса записи поступает на адресный вход блока 6 пам ти, на информационные входы которого посто нно поданы

15 коды с выходов 40 и 41 первой и второй группы регистра 1. Импульс с выхода элемента 21 задержки, на врем  срабатывани  сумматора, поступает на вход управлени  записью блока 6 и

20 записывает координаты объекта с данным номером по указанному адресу. Одновременно этот же импульс, задержанный элементом 27 задержки на врем  записи кода в пам ть, проходит через

25 элементы ИЛИ 29 и далее поступает на входы установки в ноль регистра 1, триггера 30, регистра 3S регистра 2 и сумматора 19, устанавлива  их в исходное состо ние.

30

В очередном цикле обзора при поступлении координат того же объекта от той же РЛС в счетчике 33 фиксируетс  код 2 и координаты объекта

35 записываютс  в очередной  чейке.

В том случае, если коды номеров РЛС, приславшей кодограмму с выхода 41 регистра 1 и отвечающей за зону,

40 в которой наход тс  пришедшие координаты , не совпадают, то схема 20 сравнени  никаких сигналов не вырабатывает . В этом случае импульс с выхода элемента 26 задержки проходит

45 через элемент 28 задержки и через открытый элемент И 33 подаетс  через элемент 19 ИЛИ на входы установки в ноль регистров 1-3, сумматора 19 и триггера 30, подтвержда  их нулевое

50 состо ние. Кроме того, этот же импульс выдаетс  на сигнальный выход устройства 36 в качестве сигнала готовности к очередному циклу после установки всех узлов устройства в

ее исходное состо ние. Этот импульс подаетс  на вход канала прерывани  ЭВМ управл ющей РЛС, с приходом которого ЭВМ выдает следующую кодограмму на вход 37 устройства.

71647605

Claims (1)

1. Формула изобретени 

   р

   Устройство дл  идентификации объектов , содержащее первый блок пам ти, .вход управлени  записью которого подключен к выходу первого элемента задержки , первый дешифратор, вход которого соединен с первым информационным выходом первого регистра, а выходы первого дешифратора подключены к первым входам элементов И первой группы, вторые входы которых соединены с выходом первого элемента И, а выходы подключены к соответствующим входам считывани  второго блока пам ти, информационный выход которого подключен к информационному входу второго регистра , вход установки в О которого подключен к выходу элемента ИЛИ и к входу установки в О первого регистра и соединен с сигнальным выходом устройства, информационный вход первого регистра  вл етс  информационным входом устройства, а синхронизирующий вход первого регистра  вл етс  синхронизирующим входом устройства , второй элемент задержки, вход которого подключен к выходу первого элемента И, а выход соединен с синхронизирующим входом второго регистра , третий элемент задержки, вход которого соединен с выходом второго элемента задержки, а выход подключен к входу первого элемента задержки, четвертый элемент задержки, вход которого подключен к синхронизирующему входу устройства, а выход подключен к входу п того элемента задержки, вторую группу элементов И, первые входы которых подключены к соответствующим выходам второго дешифратора, вторые входы второй группы элементов И соединены с выходом четвертого элемента задержки, а выходы подключены к соответствующим входам считывани  третьего блока пам ти, информационный выход которого подключен к информационному входу третьего регистра, синхронизирующий вход которого подключен к выходу п того элемента задерж- ч ки, а вход установки в О соединен с выходом элемента ИЛИ, триггер,, пр 1- мой выход которого подключен к первому входу первого элемента И,, и группу элементов ИЛИ, отличающее- с   тем, что, с целью повышени  быстродействи  устройства, оно содер8

   0

   5

   0

   5

   0

   5

   0

   5

   0

   5

   жит сумматор, вход первого слагаемого которого соединен с выходом второго регистра, а входы второго слагаемого - с выходами соответствующих элементов ИЛИ группы, синхронизирующий вход сумматора подключен к выходу третьего элемента задержки, а вход установки в О соединен с выходом элемента ИЛИ, выход сумматора подключен к адресному входу первого блока пам ти, шестой элемент задержки , вход которого соединен с выходом п того элемента задержки, схему сравнени , первый и второй входы которой соединены соответственно с вторым ин- формацисШным выходом первого регистра и информационным выходом третьего регистра, синхронизирующий вход схемы сравнени  подключен к выходу шестого элемента задержки, выход схемы сравнени  соединен с входом установки в 1 триггера, вход установки в О которого подключен к выходу элемента ИЛИ, второй элемент И, первый вход которого соединен с инверсным выходом триггера, седьмой элемент задержкиз вход которого соединен с выходом первого элемента задержки, а выход подключен к первому входу элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, восьмой элемент задержки, вход которого подключен к выходу шестого элемента задержки, а выход соединен с вторыми входами первого и второго элементов И, группу счетчиков, счетные входы которых подключены к выходам соответствующих элементов И первой группы, элементы И третьей, четвертой и п той групп, первые входы которых соединены с соответствующими выходами счетчиков группы, а вторые входы подключены к соответствующим выходам первого дешифратора, группу элементов ИЛИ, входы которых соединены с соответствующими выходами элементов И третьей, четвертой и п той групп, при этом первые и вторые информационные входы первого блока пам ти соединены с первыми и третьими информационными выходами первого регистра, выход первого блока пам ти  вл етс  информационным выходом устройства, а информационный вход второго дешифратора подключен к третьему информационному выходу первого регистра.

   I

   s- $

   «VJ

   I

   I

   tt Ј 8f

   II