SU1603418A1 - Устройство дл приема и обработки информации - Google Patents

Abstract

Изобретение относитс  к автоматике, телемеханике и вычислительной технике и может быть использовано дл  приема и обработки информации. Цель изобретени  - расширение области применени . Устройство содержит блоки элементов ИЛИ, элементы ИЛИ, блоки управлени , счетчики, регистры, блоки сравнени , элементы И, триггеры, блоки пам ти, дешифраторы, демультиплексоры, блоки задани  признаков, мультиплексор, распределитель, дешифратор 29. Устройство позвол ет производить прием и обработку информации безрегистровых и многорегистровых кодов с их взаимным преобразованием дл  массивов произвольного формата. 1 з.п. ф-лы, 5 ил.

Description

Изобретение относитс  к автоматике, телемеханике и вычислительной технике и может быть использовано дл  приема и обработки информации, передаваемой по каналам св зи в безрегистровых и многорегистровых кодах.

Цель изобретени  - расширение области применени  устройства.

На фиг. 1 изображена функциональна  схема предлагаемого устройства; на фиг. 2 - схема блока управлени ; на фиг. 3 - схема распределител ; на фиг. 4 - схема блока задани  признаков; на фиг. 5 - схема де- . шифратора.

Устройство содержит блок элементов ИЛИ 1, элемент ИЛИ 2, блок 3 управлени , счетчик 4, регистр 5, блок 6 сравнени , элемент И 7, регистр 8, элементы ИЛИ 9 и 10, триггеры 11 - 13, элeмeнt И 14, регистр 15, блок 16 пам ти, элемент И 17, блок пам ти 18, дешифратор 19, демультиплексор 20, элемент И 21, блок 22 управлени , счетчик 23, регистр 24, блок 25 сравнени , блок 26 задани  признаков, элемент ИЛИ 27, регистр 28, дешифратор 29, блок 30 задани 

признаков, блок 31 сравнени , триггер 32, регистры 33 и 34, триггер 35, мультиплексор 36, демультиплексор 37, распределитель 38 импульсов, элемент И 39, триггер 40, блок 41 элементов ИЛИ, блок 42 посто нной пам ти, элемент И 43, вход 44 семиэле- ментной безрегистровой информации, вход 45 синхронизации, вход 46 записи, вход 47 конца массива, вход 48 п тиэлементной многорегистровой информации, выход 49 семи- элементной безрегистровой информации, выход 50 конца передачи, выход 51 п тиэлементной многорегистровой информации, выход 52 готовности данных и элемент ИЛИ 53.

Блоки 3 и 22 управлени  содержат триггер 54, формирователь 55 импульсов, элементы 56 и 57 задержки и элементы И 58 и 59.

Распределитель 38 содержит триггер 60, счетчик 61, дешифратор 62, мажоритарный элемент 63, элементы НЕ 64, И 65, И 66, ИЛИ 67 и НЕ 68.

Блоки 26 и 30 задани  признаков содержат триггеры 69 и элементы ИЛИ 70.

(Л

О5

о со

41

00

Дешифраторы 19 и 29 содержат дешиф-управлени . В блоке 3 импульсом сопроратор 71, элемент 72 задержки и элементы Вождени  организуетс  один цикл обращени 

И 73 и ИЛИ 74.к блоку пам ти, в результате чего устанавУстройство работает следующим образом.ливаетс  в единичное состо ние триггер 54.

Устройство работает совместно с двум  По фронту сигнала с триггера 54 формивнещними устройствами: устройством обменарователь 55 формирует импульс, который с семиэлементными безрегистровыми кодами и устройством кодировки (защиты) информа

ции. Информаци  дл  устройства обмена представл етс , например, семиэлементными

вательно выполн ет следующие операции: запись информации в кодах КОИ-7 в блок 16 пам ти от внешнего устройства; считывание информации из блока 16 пам ти , преобразование ее с помощью блока 42 посто нной пам ти в информацию в кодах

задержкой элемента 56 относительно запускающего сигнала поступает на обращени  CS-вход блока 16 пам ти, в результате че „ ,,го происходит запись байта информации по

кодами КОИ-7, дл  устройства кодирова- Ю адресу, заданному счетчиком 4. Задержан- ни  информаци  представл етс  многорегист ный элементами 56 и 57 первый им- ровыми п тиэлементными кодами, например, пульс с выхода формировател  55 обну- трехрегистровыми кодами МТК-2.л ет триггер 54 и выдаетс  по второму

В процессе работы устройство последо- выходу блока 3 на тактовый вход счетчи15 ка 4, увеличива  его содержиглое на единицу . При отсутствии управл ющего сигнала на втором входе блока 3 сигналы на его третьем и четвертом выходах не формируютс . Аналогично записываютс  в блок 16 пам ти остальные байты инфорМТК-2 и запись этой информации в блок 18 20 мации. По окончании записи всего массива пам ти;семиэлементной информации внешнее устсчитывание информации в кодах МТК-2 ройство вместе с последним байтом выдает из блока 18 пам ти и выдача ее во внещ- импульсный сигнал «Конец массива по вхо- нее устройство кодировани ;ду 47, который через элемент ИЛИ 10

прием защищенной информации от уст- jc устанавливает в единичное состо ние триггер ройства кодировани  в кодах МТК-2, пре-

образование ее с помощью блока 42 посто нной пам ти в информацию в кодах КОИ-

7 и запись этой информации в блок 16 пам ти;

считывание защищенной информации в ко-30блок 3 последовательно выдает четыре имдах КОИ-7 из блока 16 пам ти и выда-пульсных сигнала, формируемых элементами

ча ее во внещнее устройство.56 и 57 задержки. Первый сигнал обеспечивает запись байта в блок 16 пам ти, втоВ исходном состо нии все триггеры, ре-рой обеспечивает приращение счетчика

гистры, счетчики и блоки пам ти уст-4 адреса, а третий поступает на С-вход

ройства обнулены (цепи начальной установ- 35Регистра 5, в результате чего происходит

ки не показаны). По импульсной командеперезапись конечного адреса массива из счет12 . Триггер 12 подает сигнал на управл ющий вход блока 3, который подготавливает к открыванию элементы И 58 и 59 и в этом случае при записи в блок 16 пам ти последнего байта массива информации

«Записать, поступающей от внешнего устройства по входу 46, через элемент ИЛИ 9, устанавливаютс  в нулевое положение триггеры 11, 13 и 35, а через элемент ИЛИ 53 счетчики 4 и 23 адреса. Триггер 11 в нулевом положении задает режим записи информации по входу W/R блока 16 пам ти. Триггер 35 управл ет демультиплексорами 20 и 37 и в нулевом положении подключает

40

чика 4 в регистр 5. Четвертый сигнал через элемент ИЛИ 53 обнул ет счетчики 4 и 23, устанавливает в единичное состо ние триггер 11 и опрашивает элементы И 14 и 39. Так как элемент И 14 закрыт нулевым сигналом триггера 13, то элемент И 39 подготовлен к открыванию единичным сигналом с инверсного выхода триггера 13. Поэтому четвертый импульс блока 3 через

входы демультиплексора 20 через его первые 45 элемент И 39 включает распределитель 38. выходы к регистру 28, а входы демульти- Триггер 11 сбрасывает в «О триггер 12 плексора 37 через его первые выходы - к и задает по входам W/R дл  блока 16 регистру 34. Кроме того, триггер 35 управ- пам ти режим чтени , а дл  блока 18 л ет распределителем 38 и в нулевом по- пам ти - режим записи. Распределитель 38 ложении через элемент НЕ 64 открывает включаетс  в циклическую работу при сра- элементы И 66-1 и И 66-4. После выда- 50 батывании триггера 60, который подает сигнал разрешени  на управл ющий вход счетчика 61. Счетчик 61 считает тактовые импульсы , при этом состо ние его декодируетс  дешифратором 62, который на трех своих выходах последовательно формирует управ (блок) элементов ИЛИ 1 поступают на D - 55 л ющие импульсы, поступающие на входы входы блока 16 пам ти. Импульс сопровож- элементов И 65. Селекци  этих импульсов дени  каждого байта информации через производитс  инверсным тактовым импуль- вход 45 и элемент ИЛИ 2 запускает блок 3 сом с выхода элемента НЕ 68. При отсутстчи команды «Записать внешнее устройство выдает информацию в кодах КОИ-7 побайтно по входу 44 и импульсы сопровождени  по входу 45 синхронизации устройства . Байты информации через группу

устанавливает в единичное состо ние триггер

блок 3 последовательно выдает четыре им12 . Триггер 12 подает сигнал на управл ющий вход блока 3, который подготавливает к открыванию элементы И 58 и 59 и в этом случае при записи в блок 16 пам ти последнего байта массива информации

перезапись конечного адреса массива из счет0

чика 4 в регистр 5. Четвертый сигнал через элемент ИЛИ 53 обнул ет счетчики 4 и 23, устанавливает в единичное состо ние триггер 11 и опрашивает элементы И 14 и 39. Так как элемент И 14 закрыт нулевым сигналом триггера 13, то элемент И 39 подготовлен к открыванию единичным сигналом с инверсного выхода триггера 13. Поэтому четвертый импульс блока 3 через

5 элемент И 39 включает распределитель 38. Триггер 11 сбрасывает в «О триггер 12 и задает по входам W/R дл  блока 16 пам ти режим чтени , а дл  блока 18 пам ти - режим записи. Распределитель 38 включаетс  в циклическую работу при сра- 0 батывании триггера 60, который подает сигнал разрешени  на управл ющий вход счетчика 61. Счетчик 61 считает тактовые импульсы , при этом состо ние его декодируетс  дешифратором 62, который на трех своих выходах последовательно формирует управВИИ управл ющего сигнала на управл ющем входе распределител  38 сигналом с- выхода элемента НЕ 64 подготовлены к открыванию элементы И 66- 1 и 66-4,св заиные с выходами распределител  через элементы- ИЛИ 67-1 и 67-2. Поэтому в данном режиме работы сигналы на выходах распределител  формируютс  в следующей последовательности: первый сигнал - на первом выходе, второй сигнал - на втором выходе , третий сигнал - на третьем выходе. Сигнал с четвертого выхода дещифратора 62 через формирователь 63, выполненный на мажоритарном элементе с обратной св зью, обнул ет счетчик 61, что обеспечивает непрерывную циклическую работу распределител  38. Импульс с первого выхода распределител  38 обнул ет регистр 34 и через элемент И 17, подготовленный к открыванию сигналами с инверсных выходов триггеров 32 и 40, обнул ет регистр 28, а через элемент ИЛИ 2 включает блок 3 управлени . Блок 3 управлени  обеспечивает считывание байта информации из блока 16 пам ти по адресу, заданному счетчиком 4, и по окончании цикла чтени  каждого байта содержимое счетчика 4 увеличиваетс  на единицу . Считанный байт семиэлементной информации из блока 16 пам ти записываетс  в регистр 28 через демультиплексор 20. Каждый символ в семиэлементном коде имеет аналог в п тиэлемеитном коде, но должен быть представлен в нем двум  кодами: кодом соответствующего регистрового признака «русский, «латинский, «цифра и кодом символа, причем в массиве информации , представленном п тиэлементными кодами, перед группой следующих друг за другом символов с одинаковым регистровым признаком, код соответствующего признака формируетс  один раз перед первым символом этой группы. Такнм образом, дл  первого сеМиэлементного символа при его преобразовании формируютс  п тиэлементные коды призиака и символа. С выходов регистра 28 код КОИ-7 подаетс  на дещиф- ратор 29 и первые входы мультиплексора 36. Дещифратор 29 анализирует код по значени м его 6 и 7 разр дов, определ ющих регистровую прииадлежность символа и формирует на одном из своих выходах соответствующий сигнал, который поступает на первые входы блока 31 сравнени . Блок 31 сравнивает регистровые признаки предыдущего и последующего символов. Признак предыдущего символа хранитс  в блоке ЗО задани  признаков на соответствующем из триггеров 69. Дл  первого байта в блоке 30 признаки отсутствуют, триггеры 69 обнулены и поэтому на выходе блока 31 сравнени  сигнал отсутствует. При этом мультиплексор 36 подключает выходы дещифратора 29 через элементы ИЛИ 41 к адресным входам блока 42 посто нной пам ти . В блоке 42 по адресам, которые задаютс  дещифратором 29, посто нно записаны п тиэлементные коды признаков «русский, «латинский и «цифра (комбинации № 32, 29, 30 МТК-2) и

управл ющие сигналы «русский «латинский , «цифра и «регистр. Коды регистровых признаков записываютс  в регистр 34, управл ющие позиционные сигналы .«русский , «латинский, «цифра фиксируютс  в

блоке 30 задани  признаков, позиционный сигнал «регистр управл ет триггером 32. . Импульс со второго выхода распределител  38 через элемент И 43, подготовленный сигиалом с инверсного выхода триггера 40, поступает на считывающий вход бло5 ка 42 посто нной пам ти, из которого считываетс  п тиэлементный код соответствующего регистрового признака. Этот код через демультиплексор 37 записываетс  в регистр 34, с выходов которого подаетс  на D-входы накопител  (блока пам ти) 18. Импульс с третьего выхода распределител  38 включает блок 22 управлени , который работает аналогично блоку 3. Блок 22 при отсутствии сигнала управлени  на его втором входе формирует два выходных сигнала:

5 сигнал обращени  к пам ти и сигнал приращени  адреса в счетчике 23. При этом происходит запись кода с регистра 34 в блок 18 пам ти по адресу, заданному счетчиком 23. После считывани  информации из блока 42 в единичное состо ние

0 устанавливаетс  соответствующий триггер 69 в блоке 30 задани  признаков и триггер 32, закрывающий элементы И 21 и 17. В следующем цикле работы распределител  38 формируетс  п тиэлементный код символа . Импульс с первого выхода распреде5 лител  38 обнул ет регистр 34, подготавлива  его к приему нового кода, а в регистре 28 остаетс  считанный ранее код КОИ-7, так как элемент И 17 закрыт и регистр 28 не обнул етс . Так как в блоке 30 зафиксиQ рован признак на соответствующем триггере 69, то на входах блока 31 сравнени  совпадают сигналы дещифратора 29 и блока 30, при этом блок 31 выдает сигнал на управл ющий вход мультиплексора 36, в результате чего мультиплексор 36 подклю5 чает выходы регистра 28 через элементы ИЛИ 41 к адресным входам блока 42 посто нной пам ти. В блоке 42 по адресам, которые задаютс  кодами КОИ-7 символов, посто нно записаны эквивалентные п тиэлементные коды этих же символов. Импульс

0 со второго выхода распределител  38 считывает из блока 42 п тиэлементный код символа и управл ющий позиционный сигнал «Символ. Код символа записываетс  в регистр 34 через демультиплексор 37, а сигнал «Символ устанавливает триггер 32 в «О. Третий импульс распределител  38 аналогично организует цикл записи п тиэле- ментного кода символа с помощью блока 22 управлени  из регистра 34 в блок 18 пам ти . Аналогично происходит считывание из блока 16 пам ти, преобразование с помощью блока 42 и запись в блок 18 пам ти других байтов информации. В процессе работы блока 16 пам ти адрес с выходов счет- чика 4 непрерывно сравниваетс  с адресом , записанным в регистре 5, с помощью блока 6 сравнени . После считывани  последнего байта массива из блока 16 пам ти значени  адресов в счетчике 4 и регистре 5 совпадают, в результате чего блок 6 выдаст сигнал, который открывает элемент И 21. Если при обработке последнего байта семи- элементной информации организуютс  два цикла преобразовани  с формированием п тиэлементных кодов признака, и символа, то в первом цикле триггер 3.2 устанавливаетс  в «1 и закрывает элементы И 17 и 21, а во втором цикле - в нулевое положение и подготавливает к открыванию элементы И 17 и 21. Сигнал совпадени  с выхода блока 6 через элемент И 21 подаетс  на управл ющий вход блока 22 управлени . Блок 22 аналогично блоку 3 при наличии на втором входе сигнала управлени  формирует четыре выходных сигнала: первый - сигнал обращени  к блоку 18 пам ти, второй - сигнал приращени  адреса в счетчике 23, третий - сигнал записи текущего адреса со счетчика 23 в регистр 24, четвертый - сигнал сброса счетчиков 4 и 23 через элемент ИЛИ 53 и установки триггера 35 в единичное состо ние и триггера 11 через элемент ИЛИ 9 в нулевое состо ние. После срабатывани  триггера 35 и сброса триггера 11 устройство переходит в режим обмена с внещним устройством кодировани  информации. Триггер 11 в нулевом положении задает дл  блока 16 пам ти режим записи, а дл  блока 18 пам ти - режим чтени . Триггер 35 через демультиплексор 20 переключает выход блока 16 пам ти к выходу 49 устройства, а через демультиплексор

37 выход блока 42 посто нной пам тик

регистру 33. Кроме того, триггер 35 подает сигнал управлени  на распределитель 38, который подготавливает к открыванию элементы И 66-2 и И 66-3, а через элемент НЕ 64 закрывает элементы И 66-1 и . В этом случае распределитель 38 работает так, что первым формируетс  сигнал на его третьем выходе через элементы И 66--2 и ИЛИ 57-2, вторым - сигнал на его втором выходе, третьим - сигнал на его первом выходе через элементы И 66-3 и ИЛИ 67-1. В текущем цикле работы распре- делител  38 сигнал с его третьего выхода обнул ет регистры 8, 15 и 33 и триггер 40 и подает сигнал дл  запуска блока 22 управлени . Блок 22 обеспечивает в одном цикле распределител  38 считывание из блока 18 пам ти п тиэлементного кода по адре- су счетчика 23 и приращение адреса после цикла считывани . Считанный код записываетс  в регистр 8, с выходов которого

поступает по выходам 51 устройства во внещнее устройство кодировани  информации . Внешнее устройство кодирует прин тый п тиэлементный код другим п тиэлементным кодом и выдает этот кодированный код по входам 48 в регистр 15. Код в регистре 15 анализируетс  дешифратором 19, который декодирует регистровые признаки «русский, «латинский и «цифра. При поступлении из внешнего устройства кода регистрового признака на соответствующем выходе дешифратора 19 формируетс  сигнал, устанавливающий соответствующий триггер 69 в блоке 26 регистровых признаков. Кроме того, сигнал с выхода дешифратора 19 через элемент ИЛИ 27 устанавливает в единичное состо ние триггер 40, который закрывает элемент И 43. При этом импульс со второго выхода распределител  38 не проходит через элемент И 43 дл  считывани  информации из блока 42 посто нной пам ти. Если поступивший код в регистр 15  вл етс  кодом символа, то на выходах дешифратора 19 сигналы отсутствуют. Код с выходов регистра 15 и сигналы с выходов блока 26 признаков образуют соответственно младшие и старшие разр ды кода адреса , который через элементы ИЛИ 41 подаетс  на адресные входы блока 42. В блоке 42 по указанным адресам записаны семмэлементные коды эквивалентных символов . Таким образом, если в регистре 15 находитс  код признака, то формируютс  старшие разр ды кода адреса, но считывани  информации из блока 42 не происходит . После записи в регистр 15 кода символа формируетс  полный адрес, поступающий на блок 42 и в этом же цикле триггер 40 устанавливаетс  в «О сигналом с третьего выхода распределител  38, а сигнал со второго его выхода обеспечивает считывание через элемент И 43 из блока 42 семиэлементного кода соответствующего символа, который записываетс  в регистр 33. С выходов регистра 33 этот код подаетс  через группу элементов ИЛИ 1 на D-входы блока 16 пам ти. Сигнал с первого выхода распределител  38 через элементы И 17 и ИЛИ 2 запускает блок 3 управлени , в результате чего происходит запись семиэлементного кода в блок 16 пам ти. В процессе считывани  п тиэлементных кодов из блока 18 пам ти текущий адрес счетчика 23 непрерывно сравниваетс  с адресом, записанным в регистре 24. После считывани  последнего кода блок 25 выдает сигнал совпадени , который устанавливает в единичное состо ние триггер 13 и через элемент ИЛИ 10 триггер 12, который подает управл ющий сигнал на второй вход блока 3. Триггер 13 готовит к открыванию элементы И 14 и 7 и закрывает элемент И 39, отключив цепи запуска распределител  38. Аналогично выщеописанно- му блок 3 формирует четыре управл ющих сигнала, обеспечивающие обращение к блоку 16 пам ти, приращение адреса в счетчике 4 и запись конечного адреса в регистр 5, после чего сигнал с четвертого выхода блока 3 через элемент ИЛИ 53 обнул ет счетчики 4 и 23, устанавливает в единичное состо ние триггер 11 и через элемент И 14 по выходу 52 выдает сигнал «Данные готовы во внещнее устройство , которое в ответ посылает импульсы обращени  (считывани ) по входу 45 устройст- ва. Триггер 11 в сработанном положении снова устанавливает режим чтени  дл  блока 16 пам ти. Импульсы с входа 45 устройства через элемент ИЛИ 2 запускают блок 3 управлени , обеспечивающий считывание семиэлементной кодированной информации, котора  через демультиплексор 20 выдаетс  по выходам 49 во внешнее устройство. После считывани  всего массива информации блок 6 выдает сигнал сравнени  адресов , который через элемент И 7 и выход 50 выдаетс  во внешнее устройство в виде сигнала «Конец передачи. Дл  осуществлени  нового цикла св зи с кодированием другого массива информации ВУ снова выдает импульсный сигнал «Записать по входу 46. Этот сигнал обнул ет счетчики 4 и 23 адреса и триггеры 11, 13 и 35, возвраща  устройство в исходное положение дл  записи новой информации в блок 16 пам ти. Затем работа устройства повтор етс .

Устройство обеспечивает прием и обработку информации безрегистровых и многорегистровых кодов с их взаимным преобразованием дл  массивов произвольного формата при сопр жении с внешними устройствами , содержащими и не содержащими внутреннюю буферную пам ть, что расшир ет область применени  устройства. Кроме того, устройство позвол ет производить многократные считывани , обращени  к накопител м , содержащим преобразованные данные дл  их сравнени , что повышает до- стоверность обработанной информации.

Claims (2)

1. Устройство дл  приема и обработки информации, содержащее первый регистр, выходы которого соединены с первыми информационными входами первого мультиплексора и входами первого дешифратора, выходы последнего подключены к вторым входам первого мультиплексора и к первым входам первого блока сравнени , вторые входы которого подключены к выходам первого блока задани  признаков, второй регистр , входы которого  вл ютс  первыми информационными входами устройства, а выходы подключены к входам второго дешифра- тора, входь второго блока задани  признаков объединены с одноименными входами первого элемента ИЛИ, выход которого подключен к 5-входу первого триггера, инверсный выход которого подключен к первому входу первого элемента И, второй вход которого подключен к первому выходу распределител  импульсов, второй триггер, / -вход которого объединен с первым входом второго элемента ИЛИ и  вл етс  первым управл ющим входом устройства, выход второго триггера подключен к первому входу второго элемента И, выход которого  вл етс  первым управл ющим выходом устройства, третий и четвертый триггеры, третий, четвертый и п тый элементы И, первый демультиплексор , первые выходы которого  вл ютс  первыми информационными выходами устройства , отличающеес  тем, что, с целью расширени  области применени , в него введены первый и второй блоки пам ти, первый и второй блоки управлени , первый и второй счетчики, третий - седьмой регистры , п тый и шестой триггеры, первый и второй блоки элементов ИЛИ, третий - п тый элементы ИЛИ, шестой элемент И, второй и третий блоки сравнени , второй демультиплексор , третий блок пам ти, входы первой группы первого блока элементов ИЛИ  вл ютс  вторыми информационными входами устройства, выходы первого блока элементов ИЛИ подключены к информационным входам первого блока пам ти, выходы которого подключены к входам первого демуль- типлексора, вторые выходы которого подключены к информационным входам первого регистра, выход первого блока сравнени  подключен к управл ющему входу первого мультиплексора, выходы которого подключены к входам первой группы второго блока элементов ИЛИ, выходы которого подключены к информационным входам третьего блока пам ти, выходы которого подключены к информационным входам второго демультиплексора, первые выходы которого подключены к информационным входам третьего регистра, выходы которого подключены к входам второй группы первого блока элементов ИЛИ, вторые выходы второго демультиплексора подключены к входам первого блока задани  признаков и к информационным входам четвертого регистра, выходы которого подключены к информационным входам второго блока пам ти , выходы которого подключены к информационным входам п того,регистра, выходы которого  вл ютс  вторыми информационными выходами устройства, выходы второго регистра и выходы второго блока задани  признаков подключены к соответствующим входам второй группы второго блока элементов ИЛИ, выходы второго дешифратора подключены к входам второго блока задани  признаков, первый и второй выходы второго демультиплексора подключены соответственно к S- и R-EXO- дам третьего триггера, инверсный выход которого подключен к первым входам третье

го и четвертого элементов И, выход последнего подключен к управл ющему входу первого регистра и к первому входу третьего элемента ИЛИ, второй вход которого  вл етс  синхронизирующим входом устройства , выход третьего элемента ИЛИ подключен к первому входу первого блока управлени , с первого по четвертый выходы которого подключены соответственно к тактовому входу первого блока пам ти, к счетному входу первого счетчика, к тактовому входу щестого регистра, к объединенным первому входу четвертого элемента ИЛИ, S- входу четвертого триггера, второму входу второго элемента И и первому входу п того элемента И, выходы первого счетчика под- ключены к адресным входам первого блока пам ти, первым входам второго блока сравнени  и к информационным входам шестого регистра, выходы которого подключены к вторым входам второго блока сравнени , выход которого подключен к первому входу щестого элемента И и второму входу третьего элемента И, выход которого подключен к первому входу второго блока управлени , с первого по четвертый выходы которого подключены соответственно к тактовому вхо- ду второго блока пам ти, счетному входу второго счетчика, к тактовому входу седьмого регистра, к объединенным 5-входу п того триггера и вторым входам второго и четвертого элементов ИЛИ, / -вход п того триггера и третий вход четвертого эле- мента ИЛИ объединены с первым вхо- дом второго элемента ИЛИ, выход которого подключен к / -входу четвертого триггера, выход которого подключен к управл ющему входу первого блока пам ти и -входу щестого триггера, инверсный выход четвертого триггера подключен к управл ющему входу второго блока пам ти, выходы второго счетчика подключены к адресным входам второго блока пам ти, к первым входам третьего блока сравнени  и к информационным входам седьмого регистра, вы- ходы которого подключены к вторым входам третьего блока сравнени , выход которого подключен к первому входу п того элемента ИЛИ и 5-входу второго триггера, выход которого подключен к второму входу щестого элемента И, выход которого  вл 0

0 о 5

етс  вторым управл ющим выходом устройства , выход п того триггера подключен к управл ющим входам первого и второго де- мультиплексоров и к первому входу распределител  импульсов, второй и третий выходы последнего, подключены соответственно к объединенным управл ющему входу четвертого регистра и второму входу четвертого элемента И, объединенным управл ющим входам второго, третьего и п того регистров , / -входу первого триггера и второму входу второго блока управлени , первый вход первого элемента И объединен с третьим входом четвертого элемента И, инверсный выход второго триггера подключен к второму входу п того элемента И, выход которого подключен к второму входу распределител  импульсов, третий вход которого подключен к выходу второго элемента И, второй вход п того элемента ИЛИ  вл eтd  вторым управл ющим входом устройства , выход п того элемента ИЛИ подключен к S-входу щестого триггера, выход которого подключен к второму входу первого блока управлени , выход четвертого элемента ИЛИ подключен к установочным входам первого и второго счетчиков.

2. Устройство по п. 1, отличающеес  тем, что каждый блок управлени  содержит триггер, формирователь импульсов, элементы задержки и элементы И, S-вход триггера  вл етс  первым входом блока управлени , выход триггера через формирователь импульсов подключен к входу первого элемента задержки, выход которого подключен к входу второго элемента задержки и  вл етс  первым выходом блока управлени , выход второго блока задержки подключен к R- входу триггера, к входу третьего элемента задержки и  вл етс  вторым выходом блока управлени , выход третьего элемента задержки подключен к первому входу перво- . го элемента и непосредственно и через четвертый элемент задержки к первому входу второго элемента И, вторые входы первого и второго элементов И объединены и  вл ютс  вторым входом блока управлени , выходы первого и второго элементов И  вл ютс  соответственно третьим и четвертым выходами блока управлени .

От ЗА. 2 /7yc/i

От эл-та 12 УлраВл. сигнал

(21)

г

Фиг.г

Фиг..

ФиеЛ

Фиг.5