SU1596473A1 - Устройство тактовой синхронизации псевдослучайных последовательностей - Google Patents

Abstract

Изобретение относитс  к технике электросв зи. Цель изобретени  - повышение точности синхронизации. Устройство тактовой синхронизации псевдослучайных последовательностей (ПСП) содержит согласованный фильтр 1, пороговый блок 2, накопитель 3,делитель 4 частоты, дискриминатор 5, интегратор 6, шифратор 7, управл емую линию 8 задержки, генератор 9 тактовых импульсов. Входной сигнал в виде ПСП поступает на согласованный фильтр 1, на другой вход которого от управл емой линии 8 задержки поступает последовательность тактовых импульсов. На выходе согласованного фильтра 1 формируетс  сжатый сигнал, который записываетс  в регистры дискриминатора 5. По стробам, формируемым в ожидаемые моменты окончани  ПСП, производитс  сравнение содержимого регистров дискриминатора 5 в моменты действи  соседних стробов и при их неравенстве производитс  воздействие на управл емую линию 8 задержки, обеспечива  подстройку фазы тактовых импульсов. Цель достигаетс  за счет обеспечени  точной подстройки фазы тактовых импульсов, котора  производитс  по сжатому сигналу в моменты превышени  им порогового значени  с накоплением фактов превышени  порога. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к технике электросв зи и может быть использовано дл  тактовой синхронизации в си стемах св зи с фазовой 1анипул цией или относительной фазовой манипул цие и сжатием сигнала. Цель изобретени  - повышение точности синхронизации. На фиг. 1 представлена схема предлагаемого устройства; на фиг.2 - показана схема дискриминатора; фиг.З - пример выполнени  управл емой линии задержки. Устройство содержит согласованный фильтр 1, пороговый блок 2, нак питель 3j делитель 4 частоты, дискри минатор.5, интегратор 6, шифратор 7, управл емую линию 8 задержки, генератор 9 тактовых импульсов. Дискриминатор 5 содержит счетный триггер 10, элемент 11 задержки, элементы И 12 и 13, регистры 14 и 15, блок 16 сравнени , коммутатор 17, инвертор 18, элементы И 19 и 20, блок 21 элементов задержки, элемент 22 задержки . Управл ема  лини  8 задержки содержит коммутатор 23 и распределител 24 импульсов. Устройство работает следующим образом . До подачи информационных слов на вход устройства из системы св зи поступает последовательность синхронизирующих кодовых посылок. Кажда  посылка представл ет собой псевдослу-г чайную последовательность (ПСП). Каж дый элемент ПСП имеет одно из двух возможных значений О или Гв течение времени, равного одному такту. .Эти последовательности поступают на вход цифрового согласованного фильтра 1, который тактируетс  импульсами , поступающими с выхода управл емой линии 8 задержки. На выходе фильтра 1 формируетс  сжатый сигнал в цифровом коде, величина которого определ етс  степенью соответстви  принимаемой посылки эта лонной ПСП. Это, в свою очередь зависит от отношени  сигнала к шуму в канале св зи и от того попадают ли тактовые импульсы на фронты или на плоские части входного сигнала. Пол рность сжатого сигнала на выходе фильтра 1 зависит от начальной фазы входной ПСП и может быть как положительной , так и отрицательной. В блоке 2 сжатый сигнал сравниваетс  по модулю с пороговым значением . В случае превьш1ени  порога, на выходе блока 2 вырабатываетс  сигнал превьшени  порога. Накопитель 3 обеспечивает накопление фактов превьш1ени  порога и вырабатывает логический сигнал, когда накопленный сигнал превышает внутренний порог накопител  3. Логический сигнал с выхода накопител  3 поступает на установочный вход делител  4 частоты, на счетный вход которого подаютс  тактовые импульсы . Коэффициент делени  делител  4 выбираетс  равным длине ПСП. Делитель 4 частоты представл ет собой счетчик с дешифратором, на выходе которого формируютс  стробирующие импульсы в момент, когда состо ние счетчика нулевое. Стробирующие импульсы поступают на вход счетного триггера 10 дискриминатора 5 и через элемент 11 задержки на входы элементов И 12 и 13, поочередно формирующих сигналы записи в регистры 14 или 15в зависимости от состо ни  счетного триггера 10. На информационные входы регистров 14 и 15 через блок 21 поступает сжатый сигнал с выхода согласованного фильтра 1. Задержка каждого из элементов блока выбираетс  такой, чтобы к моменту записи код уже был установлен на информационных входах регистров 14 и 15. В регистр 14 записываетс  информаци  по нечетным стробам, а в регистр 15 по четным. Содержимое регистров сравниваетс  с помощью блока 16 сравнени  к в случае неравенства формируетс  единичный сигнал на выходах Больше или Меньше . При этом,на выходе Равно блока 16сравнени  - единичный сигнал. При равенстве сравниваемых чисел на выхо- дах Больше, Меньше и Равно нулевые сигналы. Сигналы с выходов Больше или Меньше элемента 16 проход т на выход коммутатора 17 в зависимости от состо ни  счетного триггера 10, с выхода которого потупает управл ющий сигнал дл  коммутатора 17. В моменты совпадени  по времени выходного сигнала коммутатора 17 или его инверсии с сигналом, поступающим через элемент 22 задержки с выхода блока 2 и при отсутствии нулевого сигнала на выходе Равно блока 16 на выходах элемента И 19 и 20 возникают соответственно

единичный и нулевой сигналы. Эти выходные сигналы дискриминатора 5 постпают в интегратор 6. При этом, число накогшенное интегратором 6, увеличиваетс  на единицу, если сжатый сигна в очередном такте меньше, чем в предьщущем и уменьшаетс  на единицу в противоположном случае. Двоичное число с выхода интегратора 6 поступает на шифратор 7, где происходит его преобразование в код управлени  линией 8 задержки, В соответствии с кодом управлени  цифрова  лини  8 задержки обеспечивает задержку тактовых импульсов, вырабатываемых генератором 9,

С выхода генератора 9 импульсы постпают на распределитель 24 импульсов управл емой линии 8 задержки (фиг,3),на выходах которого формируютс  п тактовых последовательностей одинаковой частоты и сдвинутых по фазе относительно друг друга. Эти последовательности поступают на соответствующие входы коммутатора 23 управл емой линии 8 задержки, В зависимости от управл ющего сигнала коммутатора 3, поступающего с выхода шифратора 7, на выходе коммутатора 23 по вл етс  одна из последовательностей , котора  и  вл етс  выходным сигналом устройства.

Claims (2)

1. Таким образом, предлагаемое устройство обеспечивает по сравнению с устройством-прототипом более высокую точность синхронизации за счет того, что на вход схемы точна  подстройка фазы тактовых импульсов производитс  по сжатому сигналу в моменты пре- вьшени  им порогового значени  с накоплением фактов превышени  порога. Формула изобретени  1. Устройство тактовой синхронизации псевдослучайных последовательностей, содержащее согласованный фильтр, генератор тактовых импульсов, пороговый блок, вход которого соединен с выходом согласованного фильтра, делител частоты и дискриминатор, о т л и ч а |ю щ е е с   тем, что, с целью по;вьшени  точности синхронизации, в него введены накопитель, а также последовательно соединенные интегратор , шифратор и управл ема  лини  задержки, тактовый вход которой соединен с выходом генератора тактовых импульсов, а выход подключен к тактовым входам согласованного фильтра , накопител  и делител  частоты, при этом первый вход дискриминатора соединен с выходом согласованного фильтра, второй вход подключен к выходу порогового блока и информационному входу накопител , выход которого соединен с установочным входом делител  частоты : и третьим i входом дискриминатора, четвертый вход которого подключен к выходу делител  частоты , а выходы соединены с входами

   5 интегратора.
2. 2. Устройство по П.1, отличающеес  тем, что дискриминатор содержит счетный триггер, два элемента задержки, четыре элемента

   0 И, два регистра, блок сравнени , коммутатор , инвертор и блок элементов задержки, вход которого  вл етс  первым входом дискриминатора, а выход соединен с информационными входами

   5 первого и второго регистров, входы записи которых соединены соответственно с выходами первого и второго элементов И, первые входы которых подключены соответственно к пр мому

   0 и инверстному выходам счетного триггера , тактовый вход которого  вл етс  четвертым входом дискриминатора и через первьй элемент задержки соединен с вторыми входами первого и вто5 рого элементов И, при этом выходы регистров соединены с соответствующими входами блока сравнени , выходы Больше и Меньше которого подключены к Q информационным входам коммутатора, управл ющий вход которого соединен с пр мым выходом счетного триггера, а выход коммутатора подключен к первому входу третьего элемента И нед5 посредственно и через инвертор - к первому входу четвертого элемента И, при этом вторые входы третьего и четвертого элементов И через второй элемент задержки соединены с вторым вхотретьи входы дом дискриминатора, а третьего и четвертого элементов И подключены к выходу Равно блока сравнени , при этом установочный вход счетного триггера  вл етс  третьим входом дискриминатора, а выходы третьего и четвертого элементов И  вл ютс  выходами дискриминатора.

   F-

   Фиг. 2

   23