SU1529445A1 - Счетное устройство - Google Patents

Счетное устройство Download PDF

Info

Publication number
SU1529445A1
SU1529445A1 SU884453239A SU4453239A SU1529445A1 SU 1529445 A1 SU1529445 A1 SU 1529445A1 SU 884453239 A SU884453239 A SU 884453239A SU 4453239 A SU4453239 A SU 4453239A SU 1529445 A1 SU1529445 A1 SU 1529445A1
Authority
SU
USSR - Soviet Union
Prior art keywords
trigger
bit
input
logic element
output
Prior art date
Application number
SU884453239A
Other languages
English (en)
Inventor
Геннадий Сендерович Брайловский
Илья Маркович ЛАЗЕР
Original Assignee
Всесоюзный научно-исследовательский институт радиовещательного приема и акустики им.А.С.Попова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Всесоюзный научно-исследовательский институт радиовещательного приема и акустики им.А.С.Попова filed Critical Всесоюзный научно-исследовательский институт радиовещательного приема и акустики им.А.С.Попова
Priority to SU884453239A priority Critical patent/SU1529445A1/ru
Application granted granted Critical
Publication of SU1529445A1 publication Critical patent/SU1529445A1/ru

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

Изобретение относитс  к цифровой вычислительной технике и дискретной автоматике. Цель изобретени  - повышение быстродействи . Устройство содержит по одному триггеру и по одному логическому элементу в каждом разр де, начина  с третьего, а также счетчик, выход переноса которого соединен с дополнительным входом разрешени  счета всех триггеров, второй выход каждого нечетного разр да соединен со вторым входом разрешени  счета триггера следующего разр да, а второй вход логического элемента каждого четного разр да соединен со вторым входом разрешени  счета триггера этого разр да. В нечетных разр дах использованы логические элементы И-НЕ (ИЛИ-НЕ), в четных разр дах - ИЛИ-НЕ (И-НЕ), в качестве первого и второго выходов триггеров использованы пр мой (инверсный) и инверсный (пр мой) выходы триггеров соответственно. 2 з.п. ф-лы, 5 ил.

Description

Изобретение касаетс  построени  узлов цифровой вычислительной техники и дискретной автоматики на потенциальных логических элементах и может быть использовано дл  двоичного счета импульсов.
Целью изобретени   вл етс  повышение быстродействи .
На фиг.1 изображено счетное устройство с логическими элементами И-НЕ в нечетных разр дах; на фиг.2 приведена временна  диаграмма его работы; на фиг.З изображено счетное устройство с логическими элементами ИЛИ-НЕ в четных разр дах; на фиг.4 и 5 - примеры построени  триггеров на основе ТКгтриггеров.
Счетное устройство (фиг.О содержит триггер 1-1 в первом и триггер 1-2 во втором разр дах, а в каждом разр де, начина  с третьего, триггер (1-3, 1-4 , 1-5, 1-6, 1-7, ...) и логический элемент (2-3, 2-4, 2-5, 2- 2-6, 2-7, .0.), синхровход 3 счетного устройства соединен с синхро- входаьш всех триггеров 1-1,... 1-7,
СЛ 1чЭ
СО 4:
; СЛ
riepribij i ;зыход триггера каждого четного разр да (1-2, , 1-6)соединен с первым входом логического элемента следующего разр да (2-3, 2-5, 2-7), а пер Bbiti пыход триггера первого разр да -1 соединен с вторым входом логического элемента третьего разр да 2-3, выход логического элемента каждого нечетного разр да 2-3 (2-5) соединен с вт орым входом логического элемента следующего разр да 2-4 (2-6) и первым входом разрешени  счета триггера этого разр да 1-3 (1-5), а выход логического элемента каждого четного разр да 2-4 (2-6) соединен с вторым входом логического элемента следующег разр да 2-5 (2-7),
YcTpoiicTBo содержит счетчик 4, синхровход которого соединен с син- хровходом 3 устройства, выход переноса счетчика 4 соединен с дополнительным входом разрешени  счета триггера каждог о разр да 1-1... 1-7. Кроме того второй выход триггера каждого нечет- ного разр да 1-1, 1-3, 1-5 соединен с вторым входом разрешени  счета триггера следующего разр да 1-2, 1-4, , а второй вход логического эле- мента каждого четного разр да 2-2 (2-4, 2-6) соединен с вторым входом разрешени  счета триггера этого разр да 1-2 (1-4, 1-6).
S нечетных разр дах использованы логические элементы II-HE, в четных - логические элементы ИЛИ-НЕ, в качестве первого и второго выходов триггера 1-1,,.1-7 использованы пр мой и инверсный выходы триггера 1-1...1-7 соответственно.
Функдионирование устройства по сн етс  временной диаграммой (фиг.2), на которой представлены счетные импульсы на синхровходе 3 с номерами: 1,2...2, ...22 и . Дл  функциональной устойчивости необходимо , чтобы переходные процессы переключени  в цепочке логических элементов 2-3...2-7, возникающие по фронту второго импульса, завершились до ере- за 2 -го импульса.
Быстродействие счетного устройства определ етс  по формуле
Т MflKC 7 I. ,
мин ( смих ,и
г т Т 1
I смии т мк J
при условии (2 -1) ,j (N-V)t др , где TC juixy, - минимальньш период следовани  счетных импульсов счетчика 4;
т мин минимальньо период следовани  счетных импул1зсов триггера 1-1 ...1-7;
I ЗР
- задержка логического элемента;
N - суммарное число разр дов счетного устройства;
1 - число разр дов счетчика 4,
Лл  ,,др
.4t,pi (N-l)tj.p
е .V N-i 1 ,
Z 1 5 или eg
получаем при услови и (2 - 1)
-1)
а А
Максимальна  разр дность N, при которой счетное устройство работает с предельным быстродействием, определ етс  по формуле
N
4(2 - 1) -t- 1
Например, дл  , .
Счетное устройство,по фиг.З отличаетс  от устройства по фиг. только тем, что в нечетных разр дах использованы логические элементы ИЛН-НЕ в четных - логические элементы И-НЕ, а в качестве первого и второго выходов триггера использованы инверсный и пр мой выходы триггера соответственно .
Функционировани  устройства по фиг.З отличаетс  от функционировани  устройства по фиг.1 инверсными логическими сигналами на входах разрешени  счета триггеров, выходе переноса счетчика 4 и выходах всех логических элементов относительно приведенных на фиг.2с На фиг.4 изображен пример построени  триггера четного.разр да на интегральном 1К-триггере, имеющем по одному I- и К-входу.

Claims (3)

1. Счетное устройство, содержащее по триггеру в первом и втором разр дах , а в каждом разр де, начина  с третьего - триггер и логический элемент , синхровход счетного устройства соединен с синхровходами всех триггеров , первый выход триггера каждого четного разр да соединен с первым входом логического элемента следующего разр да, а первый выход триггера первого разр да - с вторым входом логического элемента третьего разр да, выход логического элемента каждого нечетного разр да соединен с вторым
входом логического элемента следующего разр да и первым пходом разрешени  счета триггера этого разр да, а а выход логического элемента каждого четного разр да - с вторым входом логического элемента следующего разр да , отличающеес  тем, что, с целью повьппени  быстродейстр да - с вторым входом разрешени  счета триггера этого разр да.
2. Устройство по п. 1, о т л и - чающеес  тем, что в нечетных разр дах использованы логические элементы И-НЕ, в четных разр дах - логические элементы ИЛИ-НЕ, в качестве первого и второго выходов триггера и
ВИЯ, счетное устройство содержит счет- Q использованы пр мой и инверсный вычик , синхровход которого соединен с синхровходом счетного устройства, а выход переноса счетчика - с допол- нительньм входом разрешени  счета триггера каждого разр да, кроме того второй выход триггера каждого нечетного разр да соединен с вторым входом разрешени  счета триггера следующего разр да, а второй вход логического элемента каждого четного разI I
1
-rtrt
«-цd4 d
н
ti
M V
l-S
1-5 l-S
Ж1 LL.
1-7
ходы триггера соответственно,
3. Устройство по п. 1 о т л и - чающеес  тем, что в нечетных разр дах использованы логические элементы ИЛИ-fIE, в четных разр дах - логические элементы Н-НЕ, а в качестве первого и второго выходов триггера использованы инверсный и пр мой выходы триггера соответственно.
Фи.1
1 22fl
t
:t :t -t :t
се
Фм.
се
Фиа.У
SU884453239A 1988-06-29 1988-06-29 Счетное устройство SU1529445A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884453239A SU1529445A1 (ru) 1988-06-29 1988-06-29 Счетное устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884453239A SU1529445A1 (ru) 1988-06-29 1988-06-29 Счетное устройство

Publications (1)

Publication Number Publication Date
SU1529445A1 true SU1529445A1 (ru) 1989-12-15

Family

ID=21386697

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884453239A SU1529445A1 (ru) 1988-06-29 1988-06-29 Счетное устройство

Country Status (1)

Country Link
SU (1) SU1529445A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Проектирование микроэлектрон- ных цифровых устройств. М.: Сов.радио, 1977, с. 146. Лазер И.М„, Шубарев В.А. Устойчивость цифровьпс микроэлектронных устройств. М.: Радио и св зь, 1983, с. 187-192. Авторское свидетельство СССР № 1228268, кл. Н 03 К 23/40, 1986. Филиппов АоГ. Белкин О.С. Проектирование логических узлов ЭВМ. М.: Сов. радио, 1974, с. 150, рис.2.87. *

Similar Documents

Publication Publication Date Title
SU1529445A1 (ru) Счетное устройство
SU951678A1 (ru) Формирователь импульсов
SU1580581A1 (ru) Система передачи двоичной информации
SU1444955A1 (ru) Устройство дл приема информации
SU1425806A1 (ru) Цифровой фазовый дискриминатор
SU1354125A1 (ru) Устройство распознавани частоты
SU951402A1 (ru) Устройство дл сдвига информации
SU1067610A2 (ru) Детектор частотно-манипулированных сигналов
SU1280695A1 (ru) Устройство дл задержки импульсов
SU1191918A1 (ru) Цифровой согласованный фильтр
SU1437994A1 (ru) Синхронный счетчик
SU1401458A1 (ru) Генератор случайной последовательности импульсов
RU1774498C (ru) Преобразователь кода во временной интервал
SU1192120A1 (ru) Генератор последовательности импульсов
SU1200426A1 (ru) Преобразователь биимпульсного двоичного сигнала в бинарный сигнал
SU1272335A1 (ru) Генератор кодовых колец
RU1791806C (ru) Генератор синхросигналов
RU2009617C1 (ru) Устройство тактовой синхронизации
SU1275531A1 (ru) Устройство дл цифровой магнитной записи
SU1092730A1 (ru) Делитель частоты следовани импульсов с переменным коэффициентом делени
SU1675885A1 (ru) Многоканальное устройство дл подключени абонентов к общей магистрали
SU1439747A1 (ru) Устройство дл свертки кода числа по модулю
SU1730718A1 (ru) Цифровой фильтр
SU1700758A2 (ru) Устройство дл защиты от импульсных помех
SU1529443A1 (ru) Многоразр дный управл емый делитель частоты