SU1508200A1 - Устройство дл синхронизации нескольких вычислительных машин - Google Patents

Устройство дл синхронизации нескольких вычислительных машин Download PDF

Info

Publication number
SU1508200A1
SU1508200A1 SU874181781A SU4181781A SU1508200A1 SU 1508200 A1 SU1508200 A1 SU 1508200A1 SU 874181781 A SU874181781 A SU 874181781A SU 4181781 A SU4181781 A SU 4181781A SU 1508200 A1 SU1508200 A1 SU 1508200A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
block
counter
clock
Prior art date
Application number
SU874181781A
Other languages
English (en)
Inventor
Маргарита Владимировна Бекасова
Павел Гаврилович Гаганов
Алексей Михайлович Крылов
Сергей Анатольевич Мочалов
Лев Николаевич Рузин
Вячеслав Александрович Русаков
Борис Алексеевич Чистяков
Original Assignee
Предприятие П/Я В-2655
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2655 filed Critical Предприятие П/Я В-2655
Priority to SU874181781A priority Critical patent/SU1508200A1/ru
Application granted granted Critical
Publication of SU1508200A1 publication Critical patent/SU1508200A1/ru

Links

Landscapes

  • Electric Clocks (AREA)

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  формировани  меток реального времени дл  ЭВМ. Изобретение позвол ет обеспечить высокую точность отсчета, управл ть большинством процессов в реальном масштабе времени, осуществл ть стабильную синхронизацию работы ЭВМ , автоматически производить установку исходного значени  времени и обеспечивать автоматическое и ручное управление работой. Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  синхронной работы нескольких вычислительных машин в реальном масштабе времени. Это достигаетс  введением в устройство блока 6 формировани  сигнала записи, счетчика 7, делител  8 частоты и группы 5 элементов И. 3 з.п. ф-лы, 4 ил.

Description

31508200
Изобретение относитс  к вычислительной технике и предназначено дл  формировани  меток реального времени дл  ЭВМ,5
Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  работы нескольких вычислительных машин в реальном масштабе времени,10
На фиг.1 представлена блок-схема устройства; на фиг,2 - блок-схема блока управлени ; на фиг.З - блок-схема блока формировани  прерываний; на фиг,4 - блок-схема блока формировани  15 сигнала записи.
Устройство содержит .генератор 1 тактовых импульсов, блок-2 управле-. ни , блок 3 формировани  прерьюаний, регистр 4, группу 5 элементов И, . 20 блок 6 формировани  сигнала записи, счетчик 7, делитель 8 частоты, тактовый вход 9, вход 10 запуска, вход 11 останова, вход 12 начальной.устаи делитель 8 частоты, которые начинают отсчет тактовых импульсов, .
Тактовые импульсы поступают также в блок 6 формировани  сигнала записи .
Импульсы от генератора 1 используютс  дл  формировани  сигнала записи кода времени в регистр 4 из счетчика 7, Сигнал записи формируетс  после окончани  тактового импульса генератора 1 ,
По сигналу разрешени  считьгоани , поступающему на вход 15 устройства,-: код времени выдаетс  на группу 16 выходов ,
Блок 3 формировани  прерьшаний
обеспечивает прерьдаани  при моделировании в реальном, масштабе времени с заданньот периодом.
Блок 2 управлени  обеспечивает ручное (от узла 19 переключателей) и . автоматическое fвходным сигналом по входу 9) управление работой. Выходные,
новки, группу 13 входов задани  врё- сигналы Пуск и Останов формируютЬо
мени устройства, вход 14 разрешени  записи, вход 15 разрешени  считывани , группу J 6 выходов текущего вре - мени, выход 17 прерьюани  и тактовый выход 18,
Блок 2 управлени  образуют узел 19 переключателей, элементы ИЛИ-НЕ 20-22, триггер 23 и элемент И-НЕ 24.
Блок 3 формировани  прерываний - включает c eтчик 25, элементы И-НЕ 35 26-28, элемент НЕ 29 и элемент ИЛИ 30. . Блок 6 формировани  сигнала записи содержит элемент И-НЕ 31, триггер 32 элемент И-НЕ 33 и триггер 34,
с  с помощью элементов ИЛИ-НЕ 20 и 2 триггера 23 и элемента И-НЕ 24, а сигнал Начальна  установка - с помощью элемента ИЛИ-НЕ 22,
Блок 6 формировани  сигнала записи обеспечивает запись кодов текущего времени в регистр 4 в определен ные моменты времени.
Счетник 7 осуществл ет отсчет теI
кущего времени в двоичном коде и пе риодическую запись кода времени в регистр 4. Одновременно с отсчетом текущего времени осуществл етс  фор мирование сигналов дл  работы блока
Устройство работает следующим об- .40 3 формировани  прерываний, разом.Делитель 8 частоты осуществл ет
Сигналом Начальна  установка, по- формирование синхроимпульсов УЭВМ с ступаю14им на вход 12 блока 2 управлени  (или от кнопки в узле 19 переключателей ) , устанавливаютс  в нулевое 45 положение блок 3 формировани  прерываний , регистр 4 пам ти, счетчик 7 и делитель 8 частоты. Затем, если необходимо , по входу 14 в счетчик 7 осу50
ществл етс  запись начального кода времени.
Устройство включаетс  в работу сигналом Дуск, поступающим на вход 10 запуска блока 2 управлени  (или от соответствующей кнопки узла 19 55 переключателей). При этом тактовые им/ пульсы с, выхода генератора 1 поступают через блок 2 управлени  в блок 3 формировани  прерываний, счетчик 7
заданным периодом,
В момент совпадени  кода на счетчике 25 с заданным значением формируетс  импульс стандартной длительности , которьш устанавливает счетчик 25 в О и поступает на выход как сигнал прерывани .
Дл  синхронизации работы нескольких ЭВМ, предусмотрен делитель 8 частоты , выдающий импульсы синхронизации .
Делитель 8 частоты формирует три сигнала синхронизации с периодами 5, 10 и 20 мс. Выбор периода выдачи сигнала осуществл етс  при подготовке к работе в реальном масштабе времени .
и делитель 8 частоты, которые начинают отсчет тактовых импульсов, .
Тактовые импульсы поступают также в блок 6 формировани  сигнала записи .
Импульсы от генератора 1 используютс  дл  формировани  сигнала записи кода времени в регистр 4 из счетчика 7, Сигнал записи формируетс  после окончани  тактового импульса генератора 1 ,
По сигналу разрешени  считьгоани , поступающему на вход 15 устройства,-: код времени выдаетс  на группу 16 выходов ,
Блок 3 формировани  прерьшаний
обеспечивает прерьдаани  при моделировании в реальном, масштабе времени с заданньот периодом.
Блок 2 управлени  обеспечивает ручное (от узла 19 переключателей) и автоматическое fвходным сигналом по входу 9) управление работой. Выходные
сигналы Пуск и Останов формируюто
5
с  с помощью элементов ИЛИ-НЕ 20 и 21, триггера 23 и элемента И-НЕ 24, а сигнал Начальна  установка - с помощью элемента ИЛИ-НЕ 22,
Блок 6 формировани  сигнала записи обеспечивает запись кодов текущего времени в регистр 4 в определенные моменты времени.
Счетник 7 осуществл ет отсчет теI
кущего времени в двоичном коде и периодическую запись кода времени в регистр 4. Одновременно с отсчетом текущего времени осуществл етс  формирование сигналов дл  работы блока
формирование синхроимпульсов УЭВМ с
заданным периодом,
В момент совпадени  кода на счетчике 25 с заданным значением формируетс  импульс стандартной длительности , которьш устанавливает счетчик 25 в О и поступает на выход как сигнал прерывани .
Дл  синхронизации работы нескольких ЭВМ, предусмотрен делитель 8 частоты , выдающий импульсы синхронизации .
Делитель 8 частоты формирует три сигнала синхронизации с периодами 5, 10 и 20 мс. Выбор периода выдачи сигнала осуществл етс  при подготовке к работе в реальном масштабе времени .

Claims (1)

1. Устройство дл  синхронизации нескольких вычислительных мапшн, содержащее генератор тактовых импульсов , блок управлени , блок формировани  прерываний, регистр, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  синхронной работы нескольких вычислительных машин в реальном масштабе времени, в устройство введены счетчик, делитель частоты, блок формировани  сигнала записи и группа элементов И, причем выход генератора тактовых импульсов соединен с тактовым входом блока управлени  и с первым тактовым входом блока формировани  сигнала записи, выход которого соединен с входом разрешени  записи регистра, вход запуска блока управлени . вл етс  входом запуска устройства, вход останова блока управлени   вл етс  входом останова устройства, вход начальной установки блока управлени   вл етс  входом начальной установки устройства выход начальной установки блока управлени  соединен с входом сброса в О регистра, с входом начальной установки блока формировани  прерываний с входом сброса в О счетчика, с входом сброса в О делител  частоты, информационный вход которого соединен с тактовым входом блока формировани  прерываний, со счетным входом счетчика и с тактовым выходом блока управлени , группа разр дных вьгходов счетчика соединена с группой информационных входов регистра, вход разрешени  записи счетчика  вл етс  входом разрешени  записи устройства, выход переполнени  счетчика соединен с входом
товым входом устройства, группа информационных входов счетчика  вл етс  группой задани  начального времени устройства,
2,Устройство поп, 1, отличающеес  тем, что блок управлени  содержит узел переключателей, три элемента ИПИ-НЕ, триггер и элемент И-НЕ, причем первый, второй и третий выходы узла переключателей соединены соответственно с первыми входами первого, второго и третьего элементов ИПИ-НЕ, вторые входы которьк  вл ютс  соответственно входами запуска, останова и начальной установки блока, выход первого элемента ИЛИ-НЕ соединен с входом установки в 1 триггера, вход сброса в О которого соединен с выходом второго элемента ИЛИ-НЕ, выход третьего элемента ИПИ-НЕ  вл етс  выходом начальной установки блока, выход триггера соединен с первым входом элемента И-НЕ,
второй вход которого  вл етс  тактовым входом блока, выход элемента И-НЕ  вл етс  тактовым выходом блока,
3,Устройство по п. 1, о т л и - чающеес  тем, что блок формировани  прерываний содержит счетчик, три элемента И-НЕ, элемент НЕ и элемент 1ШИ, причем вход элемента НЕ  вл етс  тактовым входом блока, счет- ньй вход счетчика  вл етс  входом
разрешени  прерывани  блока, группа выходов счетчика- соединена с входами первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого
соединен с первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом элемента НЕ, выход третьего элемента И-НЕ соединен с вторьм входом второго элемента И-НЕ
разрешени  прерывани  блока формирова- 45. первым входом элемента ИПИ, второй вход которого  вл етс  входом начальной установки блока, выход элени  счетчика соединен с входом .разрешени  прерывани  блока формировани  . прерьшаний, выход прерывани  которого  вл етс  выходом прерывани  устройстмента ИЛИ соединен с сброса в О счетчика
входом и  вл етс 
с первыми входами элементов И группы, вход разрешени  считывани  устройства соединен с вторыми входами элементов И группы, группа выходов которых  вва , группа выходов регистра соединена 50 выходом прерывани  блока,
4, Устройство по п. 1, о т л и- чающеес  тем, что блок формировани  сигнала записи содержит два триггера и дна элемента И-НЕ, причем л етс  группой выходов текущего време-55 первый вход первого элемента И-КЕ сони устройства, выход делител  частоты единен с входом сброса в О первого  вл етс  тактовым вьрсодом устройст- триггера, с входом сброса в О вто- ва, второй тактовый вход блока форми- рого триггера и  вл етс  так- ровани  сигнала записи  вл етс  так- товым входом блока, второй вход пермента ИЛИ соединен с сброса в О счетчика
входом и  вл етс 
вого элемента И-НЕ соединен с первым входом второго элемента И-НЕ и  вл етс  вторым тактовым входом блока, пр мой выход первого трнггера соединен с вторым входом второго элемента И-НЕ, выхо которого соединен с синхровходом второго триггера, выход первого элемента И-НЕ соединен с синхро- входом первого триггера, инвер.с- ньй выход второго триггера соединен с третьим входом второго элемента И-НЕ . и  вл етс  выходом прерывани  блока.
Щфиг 2
SU874181781A 1987-01-15 1987-01-15 Устройство дл синхронизации нескольких вычислительных машин SU1508200A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874181781A SU1508200A1 (ru) 1987-01-15 1987-01-15 Устройство дл синхронизации нескольких вычислительных машин

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874181781A SU1508200A1 (ru) 1987-01-15 1987-01-15 Устройство дл синхронизации нескольких вычислительных машин

Publications (1)

Publication Number Publication Date
SU1508200A1 true SU1508200A1 (ru) 1989-09-15

Family

ID=21280611

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874181781A SU1508200A1 (ru) 1987-01-15 1987-01-15 Устройство дл синхронизации нескольких вычислительных машин

Country Status (1)

Country Link
SU (1) SU1508200A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент US № 3761884, кл. 340-172.5, 1973. Авторское свидетельство. СССР № 1068050, кл. G 06 F 1/04, 1974. : (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ НЕСКОЛЬКИХ ВЫЧИСЛИТЕЛЬНЫХ МАШИН *

Similar Documents

Publication Publication Date Title
US4821229A (en) Dual operating speed switchover arrangement for CPU
SU1508200A1 (ru) Устройство дл синхронизации нескольких вычислительных машин
JPS6316711A (ja) タイミング装置
SU1580542A1 (ru) Формирователь импульсов
AU643512B2 (en) A sequencer for generating binary output signals
SU1166294A1 (ru) Распределитель
SU1195430A2 (ru) Устройство дл формировани временных интервалов
JP2646436B2 (ja) タイマ制御方式
SU1142822A1 (ru) Таймер
SU1267423A2 (ru) Устройство контрол объектов дискретного действи
SU1200270A1 (ru) Устройство управлени шаговым режимом микропроцессора
RU2071168C1 (ru) Устройство для формирования импульсных команд
SU1599976A1 (ru) Устройство тактовой синхронизации
RU1800599C (ru) Устройство дл формировани импульсных сигналов
JPH0526554Y2 (ru)
SU995066A1 (ru) Программное временное устройство
JPS62191910A (ja) クロツク制御方式
SU1264134A1 (ru) Система единого времени
RU1827714C (ru) Формирователь импульсной последовательности
SU1451689A1 (ru) Устройство дл делени периодических временных интервалов на заданное число интервалов
SU1085003A1 (ru) Формирователь сигнала опорной частоты
SU1661966A1 (ru) Цифрова регулируема лини задержки
SU1554126A2 (ru) Устройство задержки и формировани импульсов
JPH02250674A (ja) インバータのオンディレイ回路
SU1300470A1 (ru) Микропрограммное устройство управлени