SU1499401A1 - Динамическое оперативное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам ЭВМ, предназначено преимущественно дл  использовани  в составе вычислительной машины коллективного пользовани . Цель изобретени  - расширение области применени  устройства за счет возможности обращени  к пам ти несколькими пользовател ми. Устройство содержит матрицу 1 блоков оперативной пам ти, в состав которой вход т 4 I блоков пам ти, регистр 2 адреса, состо щий из регистра 2₁ младших разр дов адреса и регистра 2₂ старших разр дов адреса, блок 3 управлени , дешифратор 4 адреса, регистр 5 адреса регенерации, регистр 6 кода разделени  пам ти, блок 7 коммутации с соответствующими функциональными св з ми. 4 ил., 1 табл.

Description

N со со

4

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам ЭВМ.и предназначено преимущественно дл  использовани  в составе вычислительной машины коллективного пользовани .

Цель изобретени  - расширение области применени  устройства путем обеспечени  возможности обращени  к пам ти несколькими пгльзовател ми.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - функциональна  схема дешифратора адреса; на фиг. 3 - функциональна  , схема блока управлени ; на фиг. 4 - временна  диаграмма работы устройства .

Пример конкретной реализации устройства приводитс  применительно к требовани м ОСТа дл  междумодульного параллельного интерфейса (МПЙ), который используест  в ЭВМ типа Электроника-60. Кроме того, регист разделени  имеет 4 разр да (примени- ргельно к вычислительной системе дл  16 пользователей).

Устройство содержит (фиг. 1) матрицу блоков 1 оперативной пам ти, в состав которой входит 41 блоков па м ти динамического типа, где i дл  конкретного примера, в зависимости о использовани  конкретной микросхемы, приведены в таблице.

|К565 РУЗр

К565 РУЗ,РУ6 К565 РУ5 К565 РУ7

32

Кроме того, устройство содержит регистр 2 адреса, состо щ51Й из регистра 2, младших разр дов адреса и регистра 2 ,, старших разр дов адреса, блок З управлени , дешифратор 4 адреса , регистр 5 адреса регенерации, регистр 6 кода разделени  пам ти, блок 7 коммутации, который в простейшем случае представл ет собой медные штыри , закрепленные на печатной плате, а комщ таци  осуществл етс  путем накрутки проводника на соответствующие штыри, счетчик 8 адресов регенерации магистральные приемопередатчики 9, соответственно старшегб и младшего байтов, магистральные приемник 10 и передатчик 11, информационные выходы 12 и 13 соответственно старшего и

0 5

0

5

0

0

младшего байтов блс1ков 1 оперативной пам ти, адресные входы 14, информационные входы 15 и 16 соответственно младшего и старшего байтов блоков 1 оперативной пам ти, входы 17 и 18 стробировани  адресов строк блоков

1(RAS1 и RAS2), вход 19 разрешени  записи блоков 1 (WE), входы 20 (CAS) стробировани  адресов столбцов блоков 1, выходы 21 регистра Б, счетный вход 22 счетчика 8 адресов регенерации , вход 23 активной синхронизации устройства (сил), вход 24 регенерации (РГН), выход 25 дешифратора 4 адреса, вход 26 управлени  магистральных приемопередатчиков 9, входы 27 управлени  регистров адреса 2 и регенерации 5, выход 28 пассивной синхронизации устройства (сип), межмодульный параллельный интерфейс (МПИ) 29 группу шин 30 адреса данных МПИ, группу управл ющих шин 31 и 32 МПИ, входы 33 блока 3 управлени , групповую линию св зи управл ющих шин МПИ 29 с

блоком управлени , вход 34 младшего разр да адреса блока 3 управлени .

Дешифратор 4 адреса (фиг. 2) содержит элемент 35 сравнени , блоки 36 и 37 коммутации и триггер 38.

Блок 3 управлени  3 (фиг. 3) содержит блоки 39 и 40 посто нной пам ти, счетчик 41, триггер 42, делитель 43, элемент И 44, триггер 45, вход 46 системного генератора, выходы 47 и 48, входы 49 блока 39 и входы 50 - 52 блока 40.

Устройство работает следующим образом .

Дешифратор 4 адреса предназначен дл  дешифрации обращени  к устройству . В ЭВМ типа Электроника-60 все устройства, подключенные к МПИ, пред- ставлены в виде адреса из адресного, пространства вычислительной системы. Поэтому факт обращени  к устройству устанавливаетс  путем дешифрации адреса по сигналу СНА (входы 23), который защелкивает адрес в регистре

2адреса, младший разр д адреса в триггере 45 (триггер байта) одновременно поступает в дешифратор 4 адреса , при этом открьшает элемент 35. сравнени  (фиг, 2), Если в это врем  совпадают коды на входах элемента 35 сравнени , сигналом с выхода этого элемента устанавливаетс  триггер 38.

Так как адресное пространство вычислительной системы распредел етс 

между ОЗУ, ПЗУ и внешними устройствами , то ОЗУ могут быть отведены различные области в пределах адресного пространства. Лп  настройки к отведенной области пам ти дешифратор 4 адреса содержит два блока 36 и 37 комутации . Первый блок 36 предназначен дл  коммутации дешифрируемых разр до адресного слова, которые подведены по лини м 16 и 21, так как адресное слово в устройстве образуетс  добавлением к адресным разр дам с МПИ 29 разр дов регистра 6 кода разделени  пам ти (в данном примере максимальна  разр дность адресного слова составл ет ) . Второй блок 37 предназначен дл  задани  номера банка пам ти, т.е. установленной области пам ти.

Таким образом, если устройство выбрано, т.е. поступил в устройство запрос с МПИ 29, то по шине 25 сигнал выбора устройства поступает в блок 3 управлени . При этом открываетс  (фиг. 3) счетчик 41 и триггер 42. По очередному отрицательному срезу сигнала системного генератора на входе 46 установитс  триггер 42, который открьгаает элемент И 44,и при последующих сигналах системного генератора счетчик 41 начинает перебирать адреса блока 39, на выходах которого формируютс  управл ющие сиг

инициируетс  системой синхронизации вычислительной системы. По содержанию код, загружаемый в регистр 6, на каждом цикле увеличиваетс  на единицу так, что изменение состо ний младшего разр да регистра 6 разделени  имеет вид меандра, причем период меандра должен быть не более 4 мс. Следовательно, кажда  строка накопителей в матрице активизируетс  в течение 2 мс и после этого переходит в пассивный режим, т.е. в режим регенерации , а друга  строка накопителей

5 матрицы будет в обратной фазе повтор ть режим первой строки.

Рассмотрим работу устройства на примере канального цикла ВЫВОД (запись в ОЗУ). Допустим, что вход 49 (младший разр д регистра 6) имеет низкий уровень, следовательно, верх- ние блоки 1 в активном режиме, а нижние блоки 1 в режиме регенерации. С приходом сигнала по входу 25 (с де5 шифратора 4 адреса) блок 39 формирует код на выходах 27, по которому выход регистра 5 адресов регенерации переходит в третье состо ние, а выход регистра 2 переходит в активный режим (фиг. 4). При переходе счетчика 41 развертки в состо ние 1g формируетс  сигнал RAS1, который стробирует адрес строки в блоках 1 , (верхн   строка). На следующем такте счетчика

0

0

налы. Содержание управл ющих сигналов 35 блок 39 на выходах 27 формирует определ етс  по состо нию входов 33 и новый код, который запирает регистр 21.

Выбор блока 1 осуществл етс  путем возбуждени  одной из шин RAS 1,2 и.

2j и открывает регистр Z, т.е. на входах 14 устанавливает следующую группу адресных разр дов, котора  с

по крайней мере, одной из шин CASi. Выбор одной из шин RAS 1 ,2 определ ет состо ние входа 49, по которому на вход блока 39 посто нной пам ти поступает сигнал младшего разр да регистра 6.

Выбор одного из выходов 20 (сигнал CAS) осуществл етс  посредством дешифрации состо ний входов 50-52 и выхода триггера 45. На входы 5(0 и 51 блока 40 посто нной пам ти поступают состо ни  двух разр дов регистра 6, а совокупность состо ний входов шин 52 и триггера 45 определ ет выбор одного или двух байтов.

Таким образом, координата активного блока оперативной пам ти в ос- новном определ етс  состо нием регистра 6. Последний загружаетс  с МПИ 29 по сигналу регенерации, который

блок 39 на выходах 27 формирует новый код, который запирает регистр

2j и открывает регистр Z, т.е. на входах 14 устанавливает следующую группу адресных разр дов, котора  с

увеличением счетчика 41.еще на единицу стробируетс  сигналом CASi в блоке 1 . На следующем такте регистр 2 .запираетс  и открываетс  регистр 5 адресов регенерации, при зтом изменение состо ни  входов 14 адресов дл  выбранного блока 1 не имеет значени .

На следующем такте счетчика 41, если нет сигнала направлени  передачи данных, в данном примере сигнал Вывод, который поступает на входы 33, то блок 39 формирует на выходе 47 сигнал, который переключает триггер 42. Следовательно, элемент И 44

запираетс  и дальнейша  развертка счетчика 41 приостанавливаетс . С приходом сигнала Вывод триггер 42 снова устанавливаетс  и счетчик 41 переходит в следлтощее состо ние, при

котором инициируетс  сигнал записи WE. Данные принимаютс  в блок 1 оперативной пам ти и на последующих тактах формируетс  сигнал пассивной синхронизации устройства (СИП), послед ова.тельно снимаютс  -сигналы WE, CASi, RAS1. Канальный цикл завершаетс  сн тием сигнала СИЛ, которьй открывает регистр 2 адреса по входу и очищает триггер 38.

Рассмотрим процедуру регенерации по одному адресу, Стробирование адресов в блоках 1 оперативной пам ти

осуществл етс  по срезу сигналов RAS и CAS, поэтому на входах 14 адресов требуемый адрес должен быть установлен к моменту прихода среза этих сигналов в накопитель ОЗУ, При регенерации стробирзпотс - только адреса по сиг налу RAC.

Признаком формировани  сигнала RAS дл  регенерации  вл етс  нулевое состо ние выхода делител  43, Сигнал (так как в данном случае нижн   строка- группы блоков 1 находитс  в пассивном режиме) формируетс  синхронно с переходом вькода делител  43 из единичного состо ни  в нулевое ив дальнейше1у, копирует длительность сигнала делител  43-. При переходе делител  43 с низкого на высокий уровень сигнал RAS2 тоже восстанавливаетс  j а на входе 22 фронт сигнала наращивает на единицу счетчик 8 адресов регенерации,-И так процедура периоди чески повтор етс .

Когда одновременно поступают требовани  на канальный цикл и регенера цшо очередного адреса, в любом случа если при активизации триггера 38 делитель 43 в нулевом состо нии, блок 39 формирует сигнал очистки делител  43 и одновременно сигнал RAS2 переводит на пассивный уровень, формиру  этот сигнал одновременно с переключением регистра 5 адресов регенерации . Таким образом, регенераци  пассивной части пам ти не ухудшает, реакции устройства на канальные запрос

Claims (1)

1. Формула изобретени 

   Динамическое оперативное запоминающее устройство, содержащее матрицу блоков оперативной пам ти, регистр адреса, счетчик адресов регенерации, дешифратор адреса, блок управлени , причем адресные входы блоков опера-

   0

   j д

   5 о

   . дс

   35

   0

   тивной пам ти матрицы подключены к выходам регистра адресов, входы режима блоков оперативной пам ти матрицы подключены к соответствующему выходу блока управлени , входы стро- бировани  адресов строк блоков пам ти каждой строки матрицы подключены к соответствующим выходам блока управлени , входы стробировани  адресов столбцов блоков пам ти каждого столбца матрицы подключены к соот-- ветствующим выходам блока управлени , информационные входы первой и второй групп регистра адреса  вл ютс  адресными входами соответствующих групп устройства, вход записи регистра адреса подключен к входу активной синхронизации блока управлени  и  вл етс  одноименным входом устройства, счетный вход счетчика регенерации подключен к соответствующему выходу блока управлени , входы первой группы дешифратора адреса подключены к информационным входам второй группы регистра адреса первый и второй входы активации регистра адреса подключены к соответствующим выходам блока управлени , выход пассивной синхро- . визации блока управлени   вл етс  одноименным выходом устройства, о т - лич ающее с  тем, что, с целью расширени  области применени  устройства путем обеспечени  возможности обращени  к пам ти несколькими пользовател ми, оно содержит регистр кода разделени  пам ти, блок коммутации и регистр адресов, регенерации, выходы и информационные входы которого подключены соответственно к адресным входам блоков.оперативной пам ти матрицы и к выходам счетчика адресов регенерации, вход активации регистра адресов регенерации подключен к соответств-ующему выходу блока управлени , информационные входы второй грухты дешифратора адреса подклю-. чены к информационным входам первой группы блока коммутации, к входу з.а- дани  режима блока управлени  и к выходам регистра кода разделени  пам ти , информационные входы которого подключены к информационным входам первой группы регистра адреса, информационные входы второй группы блока {коммутации подключены к информационным входам второй группы блока регистра адреса, первый и второй входы раз- решёйи  записи которого подключены к

   cooTBeTCTByioni,iiNi выходам блока коммутации , вход записи регистра кода разделени  пам ти  вл етс  входом разрешени  регенерации устройства, выход дешифратора адреса подключен к входу разрешени  записи/чтени  блока управлени , ршформационные входы и информационные выходы блоков оперативной пам ти первой группы столбцов

   з б I

   матрицы  вл ютс  соответственно инфор- мационньп и входами и информационными выходами первых групп устройства, информационные входы и информационные выходы блоков оперативной пам ти второй группы столбцов матрицы  вл ютс  соответственно информационными входами и информационными выходами вторых групп устройства.

   03иг.2

   ШоноЧ

   Шина 29 вывод .

   ШиноЗ(}1 Ш

   Шина 30t

   Шиног8(сип)

   Ъ.

   Л

   фиг. ft