SU1656543A1 - Устройство дл адресации пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  адресации пам ти многопроцессорных вычислительных комплексов. Целью изобретени   вл етс  расширение функциональных возможностей за счет формировани  логических адресов переменной структуры. Устройство содержит группу переключателей 1, группу шифраторов 2, группу мультиплексоров 3, группу сумматоров 4, группу регистров 5. группу входных коммутаторов 6,

Description

w

Ј

сь ел а

СП

со

группу схем сравнени  7, выходной коммутатор 8, счетчик 9, элемент ИЛИ 10, мультиИзобретение относитс  к вычислительной технике и может быть использовано дл  адресации пам ти многопроцессорных вычислительных комплексов.

Целью изобретени   вл етс  расширение функциональных возможностей путем формировани  логических адресов переменной структуры.

На фиг. 1 представлена функциональна  схема устройства дл  адресации пам ти; на фиг. 2 - пример соединени  нескольких устройств при работе с системой секционированной пам ти многопроцессорного вычислительного комплекса; на фиг, 3 - пример компоноьки устройством непрерывного пол  логических адресов с переменной структурой.

Устройство содержит группу переключателей , 1 - 1т, группу шифраторов 2i - 2m, группу мультиплексоров 3i 3m. группу сумматоров 4ч - 4т, группу регистров 5i - 5m, группу входных коммутаторов 61 - 6m, группу схем сравнени  7i - 7m. выходной коммутатор 8, счетчик 9, элемент ИЛИ 10, мультиплексор 11, вход 12 начальной установки устройства, синхровход 13 устройства , входы первого 14 и второго 15 базового адреса устройства, выходы 16 и 17 базового адреса устройства, вход 18 запроса пам ти, группу выходов 19i - 19m обращени  к пам ти , выход 20 запроса пам ти устройства (где m - количество блоков пам ти в секции; m 2q;q 1,2,3,...).

В устройстве предусмотрены два режима работы: режим реконфигурации пам ти и режим отработки запросов к пам ти.

Устройство работает следующим образом.

Каждый переключатель 1i (J 1, т) отображает текущее состо ние соответствующего ему блока пам ти из числа m блоков, образующих одну секцию пам ти. Единичное состо ние переключател  1i означает, что соответствующий ему блок пам ти доступен дл  обращений (годен), а нулевой блок недоступен (неисправен, выключен, отсутствует в рабочей конфигурации и т.п.).

Сигнал с выхода переключател  1| поступает на управл ющий вход схемы 7| сравнени  и на один из входов каждого шифратора 2i - 2m. В результате на m входах любого шифратора 2 принимаютс  сигналы с выходов всех переключателей 1i плексор 11, Поставленна  цель достигаетс  введением новых элементов и св зей. 3 ил,

1m. Шифратор 2| преобразует этот код в I- разр дный код (I q + 1), состо щий из I признаков интерливинга Ит, Ит/2, Ит/4,..., И1, только один из которых может иметь единичное значение, где признак интерливинга характеризирует количество блоков пам ти, используемых при групповом обращении,

Возможный вариант формировани 

признаков интерливинга преобразовател ми 2i - 2m кодов при m 4 представлен в таблице.

Шифраторы 2i - 2т могут быть реализованы в виде m одинаково запрограммированных ПЗУ емкостью 2т 1-разр дных слов каждое. При этом входы шифратора 2i подключаютс  к выходам переключателей 1i - 1m пр мо, а дл  каждого следующего шифратора - с циклическим сдвигом на 1 разр д

влево (см. таблицу).

С помощью признаков интерливинга осуществл етс  разбиение всех годных блоков секции на несколько групп. Так, например , при m 4 и наличии в секции трех

годных блоков пам ти они будут разбиты на 2 группы. К первой группе будут отнесены 1-й и j-й блоки, дл  которых на соответствующих выходах шифраторов 1 и 2j установлены единичные значени  признака И2. К

второй группе будет отнесен Р-й блок, дл  которого на соответствующем выходе шифратора 2Р установлено единичное значение признака И1 (i J Р). Если 1-й блок пам ти не используетс  (переключатель 1| в

нулевом состо нии), то на всех выходах шифратора 2 устанавливаютс  нулевые сигналы. В режиме реконфигурации пам ти (после , изменени  состо ний хот  бы одного из переключателей 1i - 1m) формируетс 

непрерывное поле логических адресов пам ти . С этой целью счетчик 9 по входу 12 устройства устанавливаетс  в нулевое состо ние . Одновременно на вход 14 устройства подаетс  база - уменьшенный на 1

логический номер блока, с которого должно начинатьс  адресное поле. С выходов счетчика 9 нулевой код поступает на входы элемента ИЛИ 10 и на адресные входы всех мультиплексоров 31 - 3m. Нулевым сигналом

с выхода элемента ИЛИ 10 база передаетс  с входа 14 через мультиплексор 11 в начало цепочки последовательно включенных сумматоров 4i - 4m. С помощью мультиплексоров 3i - 3m опрашиваютс  значени  признака Игл на соответствующем выходе каждого из шифраторов 2i - 2m. Опрошенное значение признака Ит с выхода муль- типлексора 3i поступает на сумматор 4 и на вход регистра 5i. На сумматоре 4| это значение складываетс  с результатом, полученным сумматором 4ы (на сумматоре 4i - с базой ). Если Ит 0. то значение базы fa транслируетс  через цепочку сумматоров 4i - 4m.на выход 17 устройства, поскольку на каждом сумматоре 4| это значение складываетс  с нулем. При Ит 1 всем годным блокам секции с помощью сумматоров 4i - 4m присваиваютс  последовательные логические номера, начина  с + 1 и конча  + т. С выходов сумматора 4т база /5i (при И т 0) или номер + т (при Ит 1) выдаетс  из устройства по выходу 17 и по- ступает на информационный вход регистра 5. Затем на вход 13 устройства подаетс  синхроимпульс (СИ), увеличивающий содержимое счетчика 9 на единицу. При этом наибольший логический номер блока, сни- маемый с выходов сумматора 4т, принимаетс  в регистр 5m+i. Кроме того, при Ит 1 сформированные логические номера блоков пам ти занос тс  с выходов сумматоров 4i - 4m в регистры 61 - 5m соответственно. При Ит 0 запись в регистры 5i - 5m блокируетс  нулевыми сигналами с выходов мультиплексоров 3i - 3m, содержимое регистров 5i - 5m не мен етс .

С началом следующего такта под воз- действием нового состо ни  счетчика 9 с помощью мультиплексоров 3i - 3m опрашиваютс  значени  признака И т/2, а на выходе элемента ИЛИ 10 по вл етс  единичный сигнал, по которому через мульти- плексор 11 в начало цепочки сумматоров 4i- 4m с входа 15 устройства передаетс  очередное значение базы Др . При работе с одной секцией или с несекционированной пам тью из m блоков в качестве/ используетс  содержимое регистра 5т+1. В этом случае выход 16 устройства следует соединить с его входом 15. Одновременно на сумматоры 4i - 4m от мультиплексоров 3i - 3m поступают опрошенные значени  признака

И у. Вследствие этого всем годным блокам пам ти, помеченным единичными значени ми признака Иу , присваиваютс 

последовательные логические номера, начина  с fa + 1 и конча  fa ч-, у . При этом

5 ю 15 0 5 0

5 0

§

5

0

номер fh +, у выдаетс  из устройства по

выходу 17 и поступает на информационные входы регистра 5тп. С подачей очередного синхроимпульса на вход 13 устройства сформированные номера т/2 блоков пам ти запоминаютс  в соответствующих этим блокам регистрах, разблокированных по записи единичными значени ми признака И т/2. Содержимое заблокированных регистров не измен етс . В регистр 5™+ принимаетс  значение/% + т/2. Если блоков пам ти, помеченных единичными значени ми признака И т/2 нет, то содержимое всех регистров, кроме 5m+i. сохран етс  неизменным, а в регистр 5т-м принимаетс  значение/ . которое выдаетс  на выход 16 устройства.

Работа устройства в режиме реконфигурации пам ти повтор етс  изложенным пор дком в течение I тактов. За это врем  присваиваютс  логические номера всем годным блокам пам ти о пор дке убывани  интерливинга. Присвоенные блокам логические номера запоминаютс  в регистрах 5i- 5m. Так, например, при m 4, нулевом значении переключател  12, единичном значении переключателей 1i, 1з, 14, формировании признаков интерливинга в соответствии с таблицей , использовании базы 111..,112 и при подключении выхода 16 устройства к его входу 15 будут выполн тьс  следующие действи .

В первом такте реконфигурации (при опросе признака И4) запись в регистры 5i блокируетс , а в регистр 5s принимаетс  транслированное через сумматоры 4i - 44 значение базы /% 111...112, которое выдаетс  на выходы 16, 17 и поступает на вход 15. Во втором такте (при опросе признака И2) блокируетс  запись в регистры 5i и 52, в регистр 5з принимаетс  номер 0, а в регистры 54 и 5s - номер 1 с выхода 16 устройства, на его вход 15 поступает номер 1. В третьем такте (при опросе признака И1) блокируетс  запись в регистры 52,5з и 54, в регистры 5i и 5s принимаетс  номер 2.

Если обща  пам ть вычислительного комплекса состоит из п секций, то дл  ее адресации в составе каждого абонента (центрального процессора, процессора ввода- вывода и т.п.) используетс  по п устройств, соединенных в соответствии со схемой на фиг. 2. При этом непрерывное поле логических адресов формируетс  в пор дке убывани  интерливинга по годным блокам всех секций пам ти во всех абонентах одновременно .

В режиме отработки запросов к пам ти подача синхроимпульсов на вход 13 устройства не производитс  и содержимое всех регистров 5i - 5m+i сохран етс  неизменным . На вход 18 подаетс  слово текущего запроса к пам ти. В состав этого слова входит полный логический адрес  чейки пам ти , а также признаки, характеризующие тип запроса (одиночный или групповой), режим обращени  к пам ти (запись, считывание, семафорное считывание,...) и т.п.

Непрерывное поле логических адресов, сформированное устройством в режиме реконфигурации пам ти, состоит из нескольких участков, упор доченных по убыванию их длин. На участке длиной 2 V6 (/б - объем одного блока пам ти) обеспечиваетс  интерливинг И2К, где К 0, 1, 2,...q. Структура логического адреса, принадлежащего такому участку, по сн етс  примером на фиг. 3, где показано непрерывное адресное поле, состо щее из трех участков с интерли- вингами И4, И2 и И1 соответственно. Дл  участка с интерливингом И2 х логический номер блока пам ти задаетс  (одапмакс + q - К старшими и К младшими разр дами адреса (пмакс - максимальное число секций в заданной системе пам ти), а остальные разр ды адреса задают пор дковый номер  чейки в блоке пам ти. Таким образом, полный логический номер любого блока пам ти состоит в общем случае из двух переменных полей адреса. При этом границы полей однозначно определ ютс  признаком интерливинга, которым помечен данный блок пам ти. С учетом этого отработка запросов к пам ти выполн етс  устройством следующим образом.

С входа 18 слово текущего запроса поступает на информационные входы всех коммутаторов 61 - 6m. На управл ющие входы каждого коммутатора 61 с выходов шифратора 2i поступают признаки интерливинга 1-го блока пам ти. Под воздействием единичного значени  одного из признаков И2К коммутатором 6i выбираютс  разр ды логического адреса, задающие полный логический номер блока пам ти. Выделенный номер сравниваетс  в схеме 7 с содержимым регистра 5i, т.е. с логическим номером, который был ранее присвоем 1-му

блоку пам ти. Остальные разр ды слова текущего запроса, в том числе и разр ды, образующие номер  чейки внутри блока пам ти, поступают на 1-е информационные входы коммутатора 8. При совпадении логического номера, выделенного из слова текущего запроса, с номером, присвоенным 1-му блоку пам ти, на выходе схемы 7| формируетс  единичный сигнал. Сравнение производитс  однозременно по всем годным

блокам пам ти, т.е. всеми элементами 7i - 7m, на управл ющие входы которых поступают единичные сигналы. Совпадение номеров фиксируетс  только схемой 7|. С

выхода схемы 7| единичный сигнал выдаетс  на выход 19 устройства, откуда поступает в секцию пам ти и свидетельствует об обращении к ее l-му блоку. Одновременно этот же сигнал поступает на один из управл ющих входов коммутатора 8 и обеспечивает выдачу в систему пам ти той части слова текущего запроса, котора  была выделена коммутатором 6i и подавалась на i-e информационные входы коммутатора 8. Таким образом , на выходе 19i по вл етс  единичный сигнал обращени  к l-му блоку той секции пам ти, котора  обслуживаетс  устройством (фиг. 2). Одновременно по выходам 20 выдаетс  слово запроса к i-му блоку пам ти

(номер N  чейки внутри блока и необходимые признаки). Сигнал обращени  к блоку пам ти и слово запроса поступают на входы коммутатора обслуживаемой секции (фиг. 2). При отсутствии обращений к тому же Олоку

со стороны более приоритетных абонентов и незан тости этого блока он запускаетс  на отработку запроса, а запросчику от коммутатора секции выдаетс  подтверждение о приеме запроса (св зи, необходимые дл 

подтверждени , и числовые шины к описываемому устройству не относ тс  и на фиг. 2 не показаны). В следующем такте на входе 18 устройства по вл етс  очередное слово запроса к пам ти, и работа устройства повтор етс  изложенным пор дком.

Claims (1)

1. Формула изобретени  Устройство дл  адресации пам ти, содержащее группу сумматоров и группу схем

   сравнени , причем К-й вход признака доступности блока пам ти группы устройства подключен к стробирующему входу К-й схемы сравнени , К 1 М, где М - количество блоков пам ти в секции, выход Р-го сумматора группы подключен к первому входу (Р+1)-го сумматора группы, (Р 1, М-1), выход М-го сумматора группы подключен к выходу первого базового адреса устройства, отличающеес  тем. что, с целью

   расширени  функциональных возможностей путем формировани  логических адресов переменной структуры, в него введены группа шифраторов, группа мультиплексоров, группа регистров, группа входных коммутаторов , счетчик, элемент ИЛИ, мультиплексор и выходной коммутатор, причем входы признака доступности блока пам ти группы подключены к входам К-го шифратора группы , выход которого подключен к информационным входам К-го мультиплексора

   группы и к управл ющему входу К-го входного коммутатора группы, выход которого подключен к первому информационному входу К-й схемы сравнени  группы и к К-му информационному входу выходного коммутатора , К-й управл ющий вход которого подключен к выходу К-й схемы сравнени  группы и к К-му выходу обращени  к пам ти группы устройства, выход выходного коммутатора подключен к выходу запроса пам ти устройства, синхровход устройства подключен к синхровходу счетчика и синхровходу К-го регистра группы, выход которого подключен к второму информационному входу К-й схемы сравнени  группы, выход (М+1)-го регистра группы подключен к выходу второго базового адреса устройства, выход мультиплексора подключен к первому входу первого сумматора группы, выход К-го муль

   типлексора группы подключен к второму- входу К-го сумматора группы и к входу разрешени  записи К-го регистра группы, информационный вход которого подключен к

   выходу К-го сумматора группы, выход М-го сумматора группы подключен к информационному входу (МИ)-го регистра группы, вход начальной установки устройства подключен к входу установки в О счетчика,

   выход которого подключен к управл ющим входам мультиплексоров группы и к входам элемента ИЛИ, выход которого подключен к управл ющему входу мультиплексора, пер- вый-м второй информационные входы которого подключены соответственно к входам первого и второго базового адреса устройства , вход запроса пам ти устройства подключен к информационному входу К-го входного коммутатора группы.

   Логический номер 5лока

   /

   о 1

   2

   3 О

   3

   о

   1

   2 5

   4 5

   5 4 5 6

   I