SU1488817A1

SU1488817A1 - Device for selecting region of external memory

Info

Publication number: SU1488817A1
Application number: SU874345354A
Authority: SU
Inventors: Viktor I Benkevich; Vyacheslav V Mazanik; Mikhail M Zaretskij; Aleksandr I Karamnov
Original assignee: Benkevich Viktor; Vyacheslav V Mazanik; Mikhail M Zaretskij; Karamnov Aleksandr
Priority date: 1987-11-17
Filing date: 1987-11-17
Publication date: 1989-06-23

Description

Изобретение относится к вычислительной технике, в частности к устройствам управления внешней памятью.The invention relates to computing, in particular to devices for managing external memory.

22

Цель изобретения - расширение функциональных возможностей устройства по рациональному распределению внешней памяти с учетом всех имеющихся внешних устройств. Устройство содержит триггер 1, генератор 2 импульсов, счетчик 3, дешифратор 4, элемент ИЛИ 5, элементы И 6,7, регистры 12-14,16_?группу блоков 8 анализа внешней памяти и группу блоков 11 сравнения, элементы 9,10 задержки. Устройство реализует алгоритм выделения наиболее подходящего по размерам участка внешней памяти с учетом имеющихся внешних устройств. 1 ил.The purpose of the invention is to expand the functionality of the device for the rational distribution of external memory, taking into account all available external devices. The device contains trigger 1, generator 2 pulses, counter 3, decoder 4, element OR 5, elements AND 6.7, registers 12-14,16 _? group of blocks 8 analysis of external memory and a group of blocks 11 comparison, the elements of 9.10 delay. The device implements an algorithm for allocating the most suitable in size area of external memory, taking into account the available external devices. 1 il.

ОABOUT

.511 .„,1488817.511. „, 1488817

>>

33

14888171488817

4four

Цель изобретения - расширение функциональных возможностей устройства по рациональному распределению внешней памяти с учетом всех имеющихся внешних устройств.The purpose of the invention is to expand the functionality of the device for the rational distribution of external memory, taking into account all available external devices.

ра чертеже представлена структурная схема устройства.Figure 1 shows the block diagram of the device.

Устройство содержит триггер 1, генератор 2 импульсов, счетчик 3, дешифратор 4, элемент ИЛИ 5, первый 6 и второй 7 элементы И, группу блоков 8 анализа внешней памяти, первый 9 и второй 10 элементы задержки, группу блоков 11 сравнения, первый 12, второй 13 и третий 14 дополнительные регистры, элемент Й-НЕ 15, регистр 16, первую 17 и вторую 18 группы элементов И.The device contains trigger 1, generator 2 pulses, counter 3, decoder 4, element OR 5, first 6 and second 7 elements AND, group of blocks 8 for analyzing external memory, first 9 and second 10 delay elements, group of comparison blocks 11, first 12, the second 13 and the third 14 additional registers, element Y-NOT 15, register 16, the first 17 and the second 18 groups of elements I.

Каждый блок 8 анализа внешней памяти содержит первую 19 и вторую 20 'группы регистров, первую 21 и вторую 22 группы блоков элементов И, первую 23, вторую 24 и третью 25 группы элементов ИЛИ, дополнительный регистр 26, дополнительную группу 27 элементов И, элемент НЕ 28 и схему 29 сравнения .Each block 8 analysis of external memory contains the first 19 and second 20 'groups of registers, the first 21 and second 22 groups of blocks of elements AND, the first 23, second 24 and third 25 groups of elements OR, additional register 26, additional group 27 elements AND, the element NOT 28 and a comparison circuit 29.

Каждый блок 11 сравнения содержит схему 30 сравнения и первый 31, второй 32 и третий 33 коммутаторы.Each comparison unit 11 comprises a comparison circuit 30 and first 31, second 32 and third 33 switches.

Устройство имеет вход 34 запуска, установочный вход 35, вход 36 задания размера требуемой памяти 36,The device has a launch input 34, a setup input 35, an input 36 for setting the size of the required memory 36,

;группу входов 37 размера памяти на внешнем носителе, группу входов 38 начальных адресов участков памяти, вход 39 номера внешнего устройства, выход 40 готовности устройства, выход 41 начального адреса свободного участка памяти и выход 42 номера внешнего’ устройства.; a group of 37 inputs of external memory size, a group of 38 inputs of initial addresses of memory sections, an input 39 of an external device number, a device readiness output 40, an output 41 of the initial address of a free memory location and an output 42 of an external device’s number.

Устройство работает следующим образом.The device works as follows.

В исходном состоянии счетчик 3 и триггер 1 обнулены импульсом начальной установки с входа 35 через элемент ИЛИ 5, в регистр 12 через элемент 10 задержки записывается максимальный код (единицы во все разряды регистра). В регистр 16 по входу 36 заносится код размера требуемой памяти на магнитном барабане (МБ). По входу 37 в регистры 19 каждого К-го блока анализа внешней памяти (К “In the initial state, the counter 3 and the trigger 1 are reset by the initial setup pulse from input 35 through the element OR 5, the maximum code is written to the register 12 through the delay element 10 (units in all register bits). In the register 16 at the entrance 36 is entered the code of the size of the required memory on the magnetic drum (MB). On input 37 to registers 19 of each K-th block of external memory analysis (K “

= 1,М, М - число МБ) заносятся коды= 1, M, M - number of MB) codes are entered

10ten

1515

2020

2525

30thirty

3535

4040

4545

5050

5555

размеров участков памяти, а в регистры 20 по входам 38 заносятся их начальные адреса, причем если ί-й участок памяти занят (ί = Ι,η, η - число участков памяти на МБ), то в ί-е регистры 19 и 20 заносятся нулевой код (нуль во все разряды регистра). Код номера МБ заносится в регистр 26 по входу 39.sizes of memory plots, and their initial addresses are entered in registers 20 at inputs 38, and if the ίth memory area is occupied (ί = Ι, η, η is the number of memory sections per MB), then registers 19 and 20 are entered into th zero code (zero in all bits of the register). The code of the MB number is entered in register 26 at the input 39.

С приходом импульса запуска по входу 34 триггер 1 переводится в единичное состояние, элемент И 6 открывается, и импульсы с генератора 2 импульсов поступают на счетный вход счетчика 3, выход которого соединен с дешифратором 4. С приходом ί-го по счету импульса на вход счетчика (ϊ=With the arrival of the start pulse at the input 34, the trigger 1 is transferred to one state, the element 6 opens, and the pulses from the generator 2 pulses arrive at the counting input of counter 3, the output of which is connected to the decoder 4. With the arrival of the Q-th pulse at the input of the counter (ϊ =

= 1,п) возбуждается ί-й выход дешифратора. Потенциал логической единицы с ί-го выхода дешифратора открывает ϊ-е группы элементов И первого 21 и второго 22 блоков элементов И каждого блока анализа внешней памяти. Значение кода размера ί-го участка памяти из регистра 19 через соответствующую группу элементов И 21 и группу элементов ИЛИ 23 поступает на первый вход схемы 29 сравнения и группу элементов И 27, а код начального адреса ί-го участка памяти из ί-го регистра 20 через соответствующую группу элементов И 22 и группу элементов ИЛИ 24 поступает на вход блока сравнения. На схеме 29 осуществляется сравнение кода размера ί-го участка памяти с кодом размера требуемой памяти, который поступает из регистра 16 на вторые входа схем 29 сравнения всех блоков анализа внешней памяти.= 1, p) the выходth output of the decoder is excited. The potential of a logical unit from the ίth output of the decoder opens the ϊth group of elements AND the first 21 and second 22 blocks of elements AND of each block analyzing the external memory. The value of the size code of the ίth memory section from register 19 through the corresponding group of elements AND 21 and the group of elements OR 23 is fed to the first input of the comparison circuit 29 and the group of elements AND 27, and the code of the initial address of the th memory section from the ίth register 20 through the appropriate group of elements And 22 and the group of elements OR 24 is fed to the input of the comparison unit. Scheme 29 compares the size code of the ίth memory section with the size code of the required memory, which comes from register 16 to the second inputs of the comparison circuits 29 of all external memory analysis blocks.

Если число по первому входу больше либо равно числу по второму входу, на выходе схемы 29 сравнения появляется потенциал логической единицы, группа элементов И 27 открывается, и код размера ί-го участка памяти через группу элементов ИЛИ 25 поступает на вход блока сравнения. В противном случае (ί-й участок памяти занят или его размер меньше требуемого) на выходе схемы 29 логический нуль, элементы И 27 закрыты, на выходе инвертора логическая единица, с выхода группы элементов ИЛИ 25 в блок сравнения поступает максимальный код. Таким образом, при появлении потенциала логической единицы на ί-м выходе дешифратора 4 на выходах К-го блока анализа внешней памяти появля10If the number on the first input is greater than or equal to the number on the second input, the potential of the logical unit appears at the output of the comparison circuit 29, the group of elements AND 27 opens, and the size code of the ίth memory section through the group of elements OR 25 enters the input of the comparison unit. Otherwise (the ίth memory is busy or its size is less than the required one) the output of the circuit 29 is logical zero, AND 27 is closed, the inverter output is a logical unit, the maximum code is received from the output of the group of OR 25 elements in the comparison unit. Thus, with the appearance of the potential of a logical unit at the ί-th output of the decoder 4 at the outputs of the K-th block of external memory analysis, 10

1515

30thirty

⁵ 14888 ⁵ 14888

ется код размера ί-го участка памяти (если он больше требуемого), его начальный адрес и код размера МБ, причем если ί-й участок памяти занят _г etsya code size ί-th memory location (if it is more desired), its start address and size of the MB code, and if ί-th memory portion occupied _g

5five

или его размер меньше требуемого, то на выходе группы элементов ИЛИ 25 появляется максимальный код.or its size is less than the required, then the maximum code appears at the output of the group of elements OR 25.

Группа блоков 11 сравнения совместно с регистрами 12-14 представляет собой схему выделения максимального из (М+1) чисел и работает следующим образом.The group of blocks 11 of the comparison together with the registers 12-14 is a scheme for the selection of the maximum of (M + 1) numbers and works as follows.

На схему 30 сравнения К-го блока 11 сравнения (К = 1,М) поступают коды размеров участков памяти на МБ.The comparison circuit 30 of the K-th comparison unit 11 (K = 1, M) receives the size codes of the memory sections per MB.

Если число по первому входу больше либо.равно числу по второму входу, то на выходе схемы 30 сравнения появляется потенциал логической единицы, и коммутаторы 31-33 открываются по второму информационному входу. В противном случае коммутаторы 3,1—33 открыты по первому информационному входу. Таким образом, в результате сравнения двух кодов размеров участков памяти на выходе К-го блока сравнения появляется код участка памяти минимального размера и соответствующий ему код начального адреса участка памяти и код номера МБ. Выход Мго блока сравнения соединен с информационными входами регистров 12-14, в которых хранится код минимального размера участка памяти (регистр 12), его начальный адрес (регистр 13) и номер МБ (регистр 14), выбранные на данный момент времени. Запись кодов в регистры 12-14 осуществляется импульсом с выхода элемента 9 задержки. Величина задержки ΐ определяется временем распространения сигналов от 1 до М-го блока сравнения.If the number on the first input is greater than or equal to the number on the second input, then the potential of the logical unit appears at the output of the comparison circuit 30, and the switches 31-33 open on the second information input. Otherwise, the switches 3.1–33 are open at the first information input. Thus, as a result of comparing the two size codes of the memory sections, at the output of the Kth comparison block, the code of the minimum size memory area and the corresponding code of the initial address of the memory area and the code of the MB number appear. The output of the comparison block Mgo is connected to the information inputs of registers 12-14, which store the code of the minimum size of a chunk of memory (register 12), its starting address (register 13) and the number of MB (register 14) selected at a given time. Writing codes in registers 12-14 is carried out by a pulse from the output of delay element 9. The delay ΐ is determined by the propagation time of signals from 1 to the M-th comparison unit.

После прихода η импульсов от генератора 2. импульсов в регистрах 12-14 хранится информация о выбранном оптимальном участке памяти на МБ, а именно код длины участка памяти, егоначальный адрес на МБ и номер МБ, причем если все участки памяти на МБ заняты или нет свободного участка памяти, размер которого больше либо равен требуемому, в регистре 12 присутствует максимальный код.After the arrival of η pulses from the generator 2. pulses in registers 12-14, information is stored about the selected optimal memory location per MB, namely the code of the memory length, the initial address per MB and the MB number, and if all the memory sections per MB are occupied or there is no free the section of memory whose size is greater than or equal to the required one, in register 12 there is a maximum code.

С приходом (п+1)-го импульса на (п+1)-м выходе дешифратора появляется единичный сигнал, который через элемент ИЛИ 5 обнуляет счетчик 3, ' триггер 1 и поступает на сигнальныйWith the arrival of the (n + 1) th pulse, a (single) signal appears at the (n + 1) th output of the decoder, which, through the OR 5 element, resets the counter 3, 'trigger 1 and arrives at the signal

20'20'

2525

3535

4040

4545

5050

5555

7 ⁶ 7 ⁶

выход 40 и на первый вход элемента И 7. Если в регистре 12 не максимальный код (выбран некоторый участок памяти), на выходе элемента И-НЕ 15 уровень логической единицы, элемент И 7 открыт и сигнал логической единицы с выхода элемента ИЛИ 5 разрешает выдачу на выходы 41 и 42 через группы элементов' И 17 и 18 соответственно начального адреса выбранного участка памяти и номера МБ, на котором он находится. Если требуемого участка памяти на МБ нет (в разрядах регистра 12 все единицы), на выходе элемента И-НЕ 15 логический нуль, элемент И 7 закрыт, и на выходы 41 и 42 информация не выдается. Через интервал времени ί, , определяемый элементом 10 задержки, в регистр 12 . заносится максимальный код, и устройство завершает работу.output 40 and the first input of the element 7. If register 12 is not the maximum code (some memory section is selected), the level of the logical unit at the output of the element IS-15 is not 15, the element of And 7 is open and the signal of the logical unit from the output of the element OR 5 allows the output to outputs 41 and 42 through the groups of elements' And 17 and 18, respectively, the starting address of the selected memory area and the MB number on which it is located. If there is no required memory area on MB (in bits of register 12 all units), the output of the NAND 15 element is a logical zero, the AND 7 element is closed, and no information is output to the outputs 41 and 42. Through the time interval ί, determined by the element 10 delay, in the register 12. The maximum code is entered and the device is shutting down.

Claims

Claim

A device for allocating a region in external memory containing KBtrigger, pulse generator, counter, decoder, OR element, first AND element, required memory size register, group of external memory analysis blocks, and in each external memory analysis block - group of memory size registers, group registers, the starting address of the external memory, the first and second groups of blocks of elements AND, the first and second groups of elements OR, the comparison circuit, the device’s start input connected to the trigger installation input, the output of which is connected to the first The first input of the first element I, the second input of which is connected to the output of the pulse generator, the output of the first element I is connected to the counting input of the counter, the output of which is connected to the input of the decoder, ϊth (ί = 1, n) the output of which is connected to the first inputs of the elements AND ϊ-th block of the first and second groups of each block of analysis of the external memory of the group, and (n + 1) -th output of the decoder is connected to the first input of the OR element, the second input of which is connected to the installation input of the device, the output of which is connected to the trigger reset input and input zeroing account ika required memory size of the reference input apparatus connected to the information input of the register,

7

1488817

eight

the output of which is connected to the second input of the comparison circuit in each block analyzing the external memory of the group, and in each block analyzing the external memory of the group the information input of the ΐth register of the memory size of the group K-th block analyzing the external memory of the group (K = 1, M) is connected to the size of the го-th memory area of the device, and the output is connected to the second inputs of elements AND И-th block of the first group, the outputs of which are connected to the вход-th inputs of the elements OR of the first group, the outputs of which are connected to the first inputs of the comparison circuit, the information input- go p the initial address of the external memory of the group is connected to the input of the initial address of the ΐth device memory, and the output is connected to the second inputs of the I ΐth block of the second group, characterized in that, in order to expand the functionality of the device by rational allocation of external memory with taking into account all available external devices, the first and second delay elements, the second AND element, the NAND element, the first and second groups of AND elements, the first, second and third registers, the group of comparison blocks, each of which contains the comparison scheme, the first, second and third switches, and the group of elements AND, the external device number register, the element NOT and the third group of elements OR are entered into each block of analysis of the external memory of the group, and the information input of the external memory device number register is connected to the input of the device number, the outputs of the elements OR of the first group are connected with the first inputs of the comparison circuit, the output of which is connected to the input of the element NOT and the first inputs of the elements AND of the group, the second input of the xth element AND of the group en with the output of the ΐth element OR of the first group, the outputs of the elements AND of the group are connected to the first inputs of the elements OR of the third group, the second inputs of which are connected to the output of the element NOT, and in each unit of the group comparison the first input of the comparison circuit is connected to the first information input of the first switch second information entry

which is connected to the second input of the comparison circuit, the output of which is connected to the control inputs of the first, second and third switches, and the first information inputs of the first, second and third switch of the K-th comparison unit are connected respectively to the outputs of the OR elements of the third group, the outputs of the elements. OR of the second group and the outputs of the register of the external device number of the K-th block of analysis of the external memory of the group (K = 1, ..., M), the outputs of the first, second and third switches of the third group comparison unit (s = 1.11-1 ) connected to the second information inputs of the first, second and third switches (3 + 1) of the group comparison unit, the outputs of the first, second and third switches of the M-th group comparison unit, respectively. connected to the information inputs of the first, second and third registers, respectively, the output of the first register is connected to the second input of the comparison circuit and the inputs of the AND-NAND element. the output of the second register is connected to the second information input of the second switch of the first group comparison unit and the first inputs of the AND elements of the first group, the output of the third register is connected to the second information input of the third switch of the first comparison unit and the first inputs of the AND elements of the second group, the output of the first And element is connected to the input the first delay element, the output of which is connected to the input inputs of the information of the first, second and third registers, the output of the OR element is connected to the output "Ready" of the device, from the input The second delay element and the first input of the second element AND, the second input of which is connected to the output of the NAND element, the output of the second element AND connected to the second inputs of the AND elements of the first and second groups, the outputs of the AND elements of the first group are connected to the output of the initial address of the free memory area of the device , the outputs of the elements And the second group are connected to the output of the device number, the output of the second delay element is connected to the installation input in the unit state of the first register.