SU1183968A1 - Device for checking logical units - Google Patents
Device for checking logical units Download PDFInfo
- Publication number
- SU1183968A1 SU1183968A1 SU843709749A SU3709749A SU1183968A1 SU 1183968 A1 SU1183968 A1 SU 1183968A1 SU 843709749 A SU843709749 A SU 843709749A SU 3709749 A SU3709749 A SU 3709749A SU 1183968 A1 SU1183968 A1 SU 1183968A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- counter
- trigger
- shift register
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
Изобретение относится к цифровой вычислительной технике, в частности к автоматизированным системам контроля логических схем.The invention relates to digital computing, in particular to automated control systems of logic circuits.
Цель изобретения - повышение дос- 5 товерности контроля.The purpose of the invention is to increase the reliability of control.
На чертеже приведена структурная схема устройства для контроля логических блоков.The drawing shows a block diagram of a device for controlling logical blocks.
I 10I 10
Устройство содержит генератор 1 тактовых импульсов, регистр 2 сдвига, счетчик 3, блок 4 регистрации, группу переключателей 5, два триггера 6 и 7, элемент ИЛИ 8, схему 9 сравнения, элемент И 10, испытуемый блок 11, элемент 12 задержки, элемент' И13,регистр 14 теста, счетчик 15, элемент ИЛИ-НЕ 16, элемент И 17, элемент И 18, два элемента 19 и 20 индикации, поле установочного набора 21, поле запрещенных комбинаций 22, переключатель 23 установочного набора. Группа переключателей состоит из 2П +1 переклю„ , 25The device contains a clock pulse generator 1, a shift register 2, a counter 3, a recording unit 4, a switch group 5, two triggers 6 and 7, an OR element 8, a comparison circuit 9, an AND 10 element, a test block 11, a delay element 12, a 'element I13, test register 14, counter 15, OR-NOT 16 element, And 17 element, And 18 element, two display elements 19 and 20, field of the installation set 21, field of forbidden combinations 22, switch 23 of the installation set. The switch group consists of 2 P +1 switch „, 25
чателеи (п - число входов испытуемого блока), (цепи сброса не показаны) . Число разрядов счетчика 3.chalets (n is the number of inputs of the test block), (reset circuits are not shown). The number of digits counter 3.
- равно п.- equal to n.
В проссе формирования аппарату ной модели испытуемого блока 11 все ^0 множество кодовых комбинаций, формируемое счетчиком 3, разбивается на два подмножества: подмножество разрешенных комбинаций, в которором выделяется установочный набор, 35 и подмножество запрещенных комбинаций. В соответствии с этим разбиением устанавливаются переключатели 5 группы, при этом выходы регистра сдвига 2, соответствующие разрешен- <0 ным комбинациям, на которых правильно функционирующий испытуемый блокIn the formation of the hardware model of the tested block 11, all ^ 0, the set of code combinations formed by counter 3 is divided into two subsets: the subset of allowed combinations, in which the installation set, 35, and the subset of forbidden combinations are allocated. In accordance with this partition, switches 5 of the group are set, while the outputs of shift register 2 correspond to the allowed <0 combinations, on which a properly functioning test block
II имеет отклик, равный логическойII has a logical response
"1" соединяются с входами схемы ИЛИ 8, выходы регистра 2 сдвига, соотвествующие запрещенным комбинациям, соединяются с входами схемы ИЛИНЕ 16, а выход регистра 2 сдвига, соответствующий установочному набору, соединяется со счетным входом счетчика 15."1" are connected to the inputs of the circuit OR 8, the outputs of the shift register 2, corresponding to the forbidden combinations, are connected to the inputs of the circuit LINE 16, and the output of the shift register 2, corresponding to the installation set, is connected to the counting input of the counter 15.
Устройство работает следующим образом.The device works as follows.
После начальной установки, когда счетчик 15 и счетчик 3 устанавливаются в нулевое состояние, а в младший разряд регистра 2 сдвига записывается единица, и после пуска импульсы от генератора 1 тактовых импульсов заполняют счетчик 3 и соответственно переключают разряды регистра 2 сдвига. Однако до тех пор, пока не взведется счетчик 15, кодовые комбинации со счетчика 3 в регистр 14 теста переписываться не будут, а соответственно не будут выдаваться и кодовые комбинации на входы; так как на вход элемента И 17 поступает логический "О" со счетчика 15, в результате чего блокируется прохождение задержанных импульсов с элемента 12 задержки на вход записи регистра 14 тестов . Это продолжается до тех пор, пока на счетчике 3 не сформируется код, соответствующий установочному набору. При этом разряд регистра 2 сдвига, соответствующий коду, установочного набора, уста.новится в логическую "1". Этот сигнал через 2П + 1-й переключатель переключателей 5 группы взводит счетчик 15, после чего импульс с выхода элемента 12 задержки через элемент.И 13 поступает на вход записи регистра 14 теста. По этому сиг3After the initial installation, when the counter 15 and the counter 3 are set to the zero state, the unit is recorded in the lower bit of the shift register 2, and after the start, the pulses from the clock generator 1 fill the counter 3 and switch the bits of the shift register 2 accordingly. However, until counter 15 is cocked, the code combinations from counter 3 to the test register 14 will not be rewritten, and the code combinations will not be issued to the inputs, respectively; since the input element And 17 receives a logical "O" from the counter 15, resulting in blocking the passage of delayed pulses from the element 12 of the delay at the input of the register entry 14 tests. This continues until the counter corresponding to the installation set is generated on the counter 3. At the same time, the digit of the shift register 2, corresponding to the code of the installation set, is set to logical "1". This signal through 2 P + 1 th switch switches 5 groups coax counter 15, after which the pulse from the output of the delay element 12 through the element. And 13 is fed to the input of the record register 14 test. According to this sig3
11839681183968
4four
налу код установочного набора с счетчика 3 переписывается в регистр 14 теста и выдается на входы испытуемого блока 11. По этому коду испытуемый блок 11 устанавливается 5 в исходное состояние. На схеме ИЛИ 8 формируется эталонный отклик на код установочного набора, а единичный уровень с выхода элемента И 17 разрешает сравнение этого отклика 10 с откликом испытуемого элемента 11 на схеме 9 сравнения. После этого начинается непосредственно процесс контроля. Если на счетчике 3 сформировалась разрешенная кодовая комбина- 15 ция, сформированный код заносится в регистр 14 теста и выдается на входы испытуемого блока 11 аналогично выдаче установочного набора.The installation set code from the counter 3 is copied to the test register 14 and given to the inputs of the test block 11. According to this code, the test block 11 is set to 5 in the initial state. In the scheme OR 8, a reference response to the code of the installation set is formed, and the unit level from the output of AND 17 permits comparison of this response 10 with the response of the test element 11 in the comparison diagram 9. After this, the monitoring process itself begins. If the allowed code combination was formed on the counter 3, the generated code is entered into the test register 14 and outputted to the inputs of the test unit 11 in the same way as issuing the installation set.
При наличии соответствующего замкну- 20 того переключателя в поле разрешенных комбинаций 21 на элемент ИЛИ 8 поступает уровень логической "1" с выхода регистра 2, соответствующий текущему кодовому набору; если пе- 25 реключатель отключить от выхода регистра 2 - на данном входе элемента ИЛИ 8 сохраняется уровень логического "0". Отклик испытуемой схемы 11 и сигнал с элемента ИЛИ 8 30If there is a corresponding closed-20 switch in the field of allowed combinations 21, the element OR 8 receives the logical level "1" from the output of register 2, corresponding to the current code set; if the switch is disconnected from the output of register 2, the logical input "0" is saved at this input of the element OR 8. The response of the tested circuit 11 and the signal from the element OR 8 30
поступают на схему 9 сравнения. В случае несравнения сигнал со схемы 9 сравнения поступает на элемент И 10, чем обеспечивается включение Индикатора 20 "Брак" и в блок регистрации 4, где фиксируется номер входной комбинации, на которой несравнение обнаружено.arrive at the circuit 9 comparison. In the case of a non-comparison, the signal from the comparison circuit 9 is fed to the element 10, which ensures the inclusion of the Marriage Indicator 20 and to the registration unit 4, where the number of the input combination is fixed, on which the non-comparison is detected.
Если на счетчике 3 сформировалась запрещенная кодовая комбинация, то уровень логической "1" с соответствующего разряда регистра 2 сдвига через переключатель в поле запрещенных комбинаций 22 поступает на вход элемента ИЛИ - НЕ 16. Уровень логического "0" с выхода схемы ИЛИ - НЕ 16 поступает на вход элемента И 17, логический ”0" с выхода которой запрещает сравнение и занесение сформированного на счетчике 3 кода в регистр 14 теста. Таким образом, запрещенная комбинация не выдается на испытуемый блок 11.If a forbidden code combination was generated on counter 3, then the logical level "1" from the corresponding digit of the shift register 2 through the switch in the field of forbidden combinations 22 enters the input of the OR element - NOT 16. The logical level "0" comes from the output of the OR circuit - NOT 16 enters to the input element And 17, a logical ”0" from the output of which prohibits the comparison and entry of the test code generated in the counter 3 into the register 14. Thus, the prohibited combination is not issued to the block 11 under test.
После полного перебора комбинаций в счетчике 3 снова сформируется код установочного набора, при этом разряд регистра 2 сдвига, соответствующий коду установочного набора установится в логическую "1". Этот сигнал через замкнутый переключатель поля установочного набора 23 вызовет переполнение счетчика 15 и взведение триггера 6, который остановит генератор 1 импульсов и, в случае исправности контролируемого логического блока, через элемент И 18 зажгет индикатор 19 "Годен".After a complete enumeration of the combinations, the installation set code will be generated again in the counter 3, and the discharge of the shift register 2 corresponding to the installation set code will be set to a logical "1". This signal through the closed switch of the installation set 23 will cause overflow of the counter 15 and cocking of the trigger 6, which will stop the pulse generator 1 and, if the controlled logic block is healthy, through the element 18 will illuminate the indicator 19 "Goden".
11839681183968
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843709749A SU1183968A1 (en) | 1984-03-15 | 1984-03-15 | Device for checking logical units |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843709749A SU1183968A1 (en) | 1984-03-15 | 1984-03-15 | Device for checking logical units |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1183968A1 true SU1183968A1 (en) | 1985-10-07 |
Family
ID=21106986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843709749A SU1183968A1 (en) | 1984-03-15 | 1984-03-15 | Device for checking logical units |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1183968A1 (en) |
-
1984
- 1984-03-15 SU SU843709749A patent/SU1183968A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1183968A1 (en) | Device for checking logical units | |
SU1575187A1 (en) | Device for monitoring code sequences | |
SU1485387A1 (en) | Time interval extremum meter | |
SU1488808A1 (en) | Device for detecting unstable failures | |
SU1084901A1 (en) | Device for checking memory block | |
SU1501023A1 (en) | Data input device | |
SU1332386A1 (en) | Operational storage unit with a self-check | |
SU1022206A1 (en) | Indicating unit | |
SU1126966A1 (en) | Device for detecting multiple effects in group of standard substitution elements | |
SU446836A1 (en) | Counter display device | |
SU263277A1 (en) | DEVICE FOR COMPARISON OF THE MEASURABLE VALUE WITH N-GIVEN VALUES | |
SU473180A1 (en) | Device for testing comparison circuits | |
SU1123114A1 (en) | Transmitter of parallel code test signals | |
SU1236483A1 (en) | Device for checking digital units | |
SU1020829A1 (en) | Device for checking logic units | |
SU1043668A1 (en) | Pulse counter checking device | |
SU1302325A1 (en) | Device for checking internal memory | |
SU934553A2 (en) | Storage testing device | |
SU1387045A1 (en) | Device for checking matrices of cylindrical magnetic film memory with nondestructive readout | |
SU1381429A1 (en) | Multichannel device for programmed control | |
SU1553980A1 (en) | Device for checking logic units | |
SU1184015A1 (en) | Device for checking internal memory | |
SU1269139A1 (en) | Device for checking digital units | |
SU1649602A1 (en) | Indicator | |
SU1109930A1 (en) | Device for synchronizing asynchronous read and write pulses |