SU1478360A1

SU1478360A1 - Устройство приема данных

Info

Publication number: SU1478360A1
Application number: SU874296435A
Authority: SU
Inventors: Александр Петрович Шабанов; Валерий Павлович Ладиков; Михаил Васильевич Булдаков
Original assignee: Войсковая Часть 25871
Priority date: 1987-08-14
Filing date: 1987-08-14
Publication date: 1989-05-07

Abstract

Изобретение относитс к радиотехнике и св зи. Цель изобретени - расширение функциональных возможностей за счет обеспечени устойчивой работы при различном времени распространени сигналов по каналам св зи. Устройство содержит N коммутаторов 1, N исполнительных блоков 2, регистр 3, анализатор 4. Каждый из N коммутаторов 1 содержит счетчик адресов записи, три ключа, элемент ИЛИ, счетчик адресов считывани , блок пам ти, каждый из N исполнительных блоков 2 содержит два ключа и блок задержки. Анализатор 4 содержит N регистров и N дешифраторов. Дл достижени цели в устройство введен решающий блок 5, содержащий N триггеров и ключ. 4 з.п. ф-лы, 5 ил.

Description

$ъ 1

00

со а

цзиг.1

1

10

15

20

25

Изобретение относитс к радиотехнике и св зи и может быть использовано дл передачи и приема информации между ЭВМ по каналам св зи с заранее неизвестным временем распространени сигналов.

Целью изобретени вл етс расширение функциональных возможностей устройства за счет обеспечени устойчивости работы при различном времени распространени сигналов по каналам св зи.

На фиг.1 представлена структурна электрическа схема устройства приема данных; на фиг.2 - структурна электрическа схема коммутатора; на фиг.З - структурна электрическа схема исполнительного блока; на фиг. структурна электрическа схема анализатора; на фиг.З - структурна электрическа схема решающего блока.

Устройство содержит N коммутаторов 1, N исполнительных блоков 2, регистр 3, анализатор 4, решающий блок 5, причем каждый из N коммутаторов 1 содержит счетчик 6 адресов записи, первый 7, второй 8 и третий 9 ключи, элемент ИЛИ 10, счетчик 11 адресов считывани и блок 12 пам ти , каждый из N исполнительных блоков 2 содержит первый 13 и второй 14 ключи и блок 15 задержки, анализатор 4 содержит N регистров 16 и N дешифраторов 17, решающий блок 5 содержит N триггеров 18 и ключ 19.

Устройство приема данных работает следующим образом.

На информационные входы коммутаторов 1 и анализатора 4 поступают последовательности сигналов. Каждой последовательности информационных сигналов предшествует служебный сигнал (например, конкретна комбинаци .- двоичных 1 и О). Врем поступлени служебных сигналов в каждый коммутатор неизвестно и в общем случае отличаетс друг от друга. В коммутаторе 1 каждый сигнал записываетс в

4 в любой очередности по вл ютс сигналы установки. Между по влением первого и последнего сигналов установки в блоке 12 каждого коммутатора 1, дл которого уже выделен служебный сигнал , происходит только запись поступающих информационных сигналов. Считывание из этих блоков пам ти запрещено , дл чего используютс первый 13 и второй 14 ключи соответствующих исполнительных блоков 2. В то врем , как выдел етс служебный сигнал, с выхода соответствующего дешифратора 17 анализатора 4 сигнал установки поступает в соответствующий коммутатор 1 на вход второго ключа 8, который открываетс , и код адреса чейки блока 12, приход щийс на момент выделени служебного сигнала, проходит с выхода счетчика 6 через первый 7 и второй 8 ключи на входы установки счетчика 11 и устанавливает его в исходное состо ние считывани из блока 12 этого адреса. Однако счетчик 11 не переключаетс , его выходы отключены от адресной шины блока 12 и считывание из блока пам ти не происходит до момента начала поступлени на счетчик 11, третий ключ 9 и блок 12 тактовых импульсов считывани от исполнительного блока 2. Сигнал установки поступает также в решающий блок 5, в котором переключаетс в 1 соответствующий триггер 18 и ключ 19 подготавливаетс к открытию.

При поступлении сигналов установки на все входы решающего блока 5 переключаютс все триггеры 18, ключ 19 открываетс и в исполнительные блоки 2 поступает разрешающий потенциал . Первый ключ 13 открываетс и тактовые импульсы через блок 15 проход т дл считывани данных из блоков 12 коммутаторов 1. Открываетс также второй ключ 14 и данные проход т в регистр 3 и записываютс в соответствующий его разр д. Считывание информации из каждого блока 12

30

35

40

блок 12 по адресу, циклически измен - осуществл етс , начина с соответстемому счетчиком 6, причем код адреса присутствует на входе блока 12 только в течение такта записи, что обеспечиваетс использованием первого ключа 7. Служебный сигнал выдел етс в анализаторе 4 соответствующей цепочкой из регистра 16 и дешифратора 17, в результате на выходах анализатора

10

15

20

25

о

6 .

т

.-

4783602

30

35

40

- осуществл етс , начина с соответст

вующего каждому коммутатору кода адреса, записанного в блок 12 из счетчика 11 через третий ключ 9 и элемент ИЛИ 10.

Claims

1. Устройство приема данных, содержащее N коммутаторов, выходы которых через соответствующие N исполнительных блоков подключены к N информационным входам регистра, а также анализатор, отличающеес тем, что, с целью расширени функциональных возможностей за счет обеспечени устойчивой работы при различном времени распространени сигналов по каналам св зи, введен решающий блок, N входог которого объединены с входами установки соответствующих N коммутаторов и подключены к N выходам анализатора, N входов которого объединены с информационными входами соответствующих N коммутаторов , входы считывани которых подключены к управл ющим выходам соответствующих N исполнительных блоков , управл ющие входы которых объединены и подключены к выходу решающего блока.

2. Устройство по п.отличающеес тем, что каждый из коммутаторов содержит последовательно соединенные счетчик адресов записи , первый ключ и элемент ИЛИ, выход которого подключен к адресному входу блока пам ти, а также последовательно соединенные два ключа, счетчик адресов считывани и третий ключ, выход которого подключен к второму входу элемента ИЛИ,.причем выход первого ключа соединен с первым входом второго ключа, второй вход которого вл етс входом установки коммутатора , информационным входом которого вл етс информационный вход

Ц}и г. 2

0

5

0

5

0

5

блока пам ти, вход записи которого, объединенный с вторым входом первого ключа и с входом счетчика адресов записи, вл етс тактовым входом коммутатора, входом считывани которого вл ютс объединенные второй вход счетчика адресов считывани , второй вход третьего ключа и вход считывани блока пам ти, выход которого вл етс выходом коммутатора.

3.Устройство по п.1, отличающеес тем, Что исполнительный олок содержит последовательно соединенные первый ключ, блок задержки и-второй ключ, выход которого вл етс выходом исполнительного блока, управл ющим выходом и входом которого вл ютс соответственно первый

и второй входы второго ключа, а тактовыми и управл ющим входами исполнительного блока вл ютс первый и второй входы первого ключа.

4.Устройство по п.1, отличающеес тем, что анализатор содержит N цепей из последовательно соединенных регистра и дешифратора, причем входы и выходы N цепей вл ютс соответственно N входами и N выходами анализатора.

5.Устройство по п.1, отличающеес тем, что решающий блок содержит N триггеров, выходы которых подключены к N входам ключа, выход которого вл етс выходом решающего блока, N входами которого вл ютс входы N триггеров, тактовые входы которых объединены.

Фиг.З

I

Редактор И.Шмакова

Составитель В.Шевцов

Техред Л.Олийнык Корректор О.Кравцова

Заказ 2375/56

Тираж 627

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101

фиг А

Фиг. 5

Подписное