SU1476609A1 - Аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к информационно-измерительной технике и может быть использовано как дл  измерени  посто нных электрических сигналов, следующих на фоне аддитивных случайных помех, так и дл  определени  параметров (математического ожидани ) случайных процессов. Цель изобретени  - повышение быстродействи  - достигаетс  тем, что в устройство, содержащее генератор 1 импульсов, генератор 4 шума, компараторы 5, 7, посто нное запоминающее устройство 9, цифроаналоговый преобразователь 13, сумматор 14, регистр 15, дешифратор 16, введены мультиплексоры 3, 10, блок 11 сравнени  кодов, элемент 2 задержки, RS-триггер 8 и блок 12 задани  кода. 1 з.п. ф-лы, 3 ил.

Description

(21)4273510/24-24

(22)06.04,87

(46) 30.04.89. Бкш. № 16

(71)Азербайджанский институт нефти и химии им, М.Азиэбекова

(72)Т.М,Алиев, Д.И.Дамиров, А.А.Тер-Хачатуров и А.З, Федорцов

(53)681.325(088.8)

(56)Авторское свидетельство СССР № 488147, кл. G 01 R 13/02, 1974.

Авторское свидетельство СССР № 1129528, кл. G 01 R 13/02, 1983.

(54)АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

(57)Изобретение относитс  к информационно-измерительной технике и может быть использовано как дл  измерени  посто нных электрических сигналов , следующих на фоне аддитивных случайных помех, так и дл  определени  параметров (математического ожидани ) случайных процессов. Цель изобретени  - повышение быстродействи  - достигаетс  тем, что в устройство , содержащее генератор 1 импульсов , генератор 4 шума, компараторы 5, 7, посто нное запоминающее устройство 9, цифроанапоговый преобразователь 13, сумматор 14, регистр 15, дешифратор 16, введены мультиплексоры 3, 10, блок 11 сравнени  кодов, элемент 2 задержки,RS- триггер 8 и блок 12 задани  кода. 1 з,п, ф-лы, 3 ил,

Sfi

(Л

Ь

О

оэ о со

(риг./

11476609

Изобретение относитс  к информационно-измерительной и вычислительной технике и может быть использовано как дл  измерени  посто нных электрических сигналов р в том числе действующих на фоне аддитивных случайных помехt так и дл  определени  параметров (математического ожидани ) случайных процессов,

Целью изобретени   вл етс  повышение быстродействи .

На фиг,1 приведена функциональна  схема устройства; на фиг,2 - функциональна  схема сумматора; на фиг,3 - временные диаграммы работы устройства ,

Преобразователь содержит генератор 1 импульсов, элемент 2 задержки, мультиплексор 3S генератор 4 шума,

2

Z .-- 1 п

10

где Zm- наибольшее значение параметра XJ

п - номер шага (тактового им-, пульса генератора 1),  вл етс  оптимальным с точки зрени  минимума дисперсии ошиб ки,

Цикл преобразовани  начинаетс  с по влени  на выходе блока 9 начального кода, распознаваемого дешифратором 16, сигнал с выхода которого устанавливает начальное состо ние регистр 15 и сбрасывает RS-триггер 8, Сигнал с выхода триггера 8 поступает на управл ющие входы мультиплексоров 3 и 10, При этом мультиплексор 3 подключает выход элемента 2 задержки к компаратор 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20 первому управл ющему входу регистра 6, компаратор 7, RS-триггер 8, блок15, а мультиплексор 10 подключает

15

9 задани  шага, мультиплексор 10, блок II сравнени  кодов, блок 12 задани  кодов, цифроаналоговый преобразователь (ЦАП) 13, сумматор 14, ре- гистр 15, дешифратор 16,

Сумматор (фиг.2) содержит элемент 17 ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы ИЛИ 18, 19, элемент НЕ 20, элементы И-НЕ 21, 22, арифметическое устройство 23,

На фиг.З обозначено 24 - 28 - напр жени  соответственно на выходах генератора 1, RS-триггера 8, компараторов 5, 7, ЦАП 13, X - измер ема  величина, Переход от детерминирован- ного режима работы к стохастическому отмечен точкой 29, точками 30 - 32 показано изменение уравновешивающей величины на выходе ЦАП при детерминированном режиме в каждом такте, Точками 33 - 37 показаны моменты, в которых знаки выходных сигналов компараторов в момент опроса совпадают в режиме стохастической компенсации.

Преобразователь работает следую- щим образом.

Синхронно поступлению импульсов генератора 1 производитс  опрос состо ни  компаратора 5 и формировани  с помощью блока 9 регул рной последе- вательности чисел Zt , убывающих по опеределенному закону

В основу выбора последовательности Z. могут быть положены различные критерии , При этом ограничени  наклады- ваютс  лишь на характер последовательности - она не должна быть возрастающей . Например, выбор Z1 из ус-1 ловил

2

Z .-- 1 п

выход компаратора 5 к четвертому входу сумматора 14, Если в момент опрос состо ние компаратора 5 указывает на то, что значение входного параметра превышает уровень сигнала ЦАП 13, то число, сформированное блоком 9, складываетс  в сумматоре 14 с содержанием регистра 15, в противном случае оно вычитываетс  из содержимого регистра 15, Запись результата алгебраического суммировани  в ЦАП 13 и регистр 15 производитс  сигналом с генератора 1, задержанным в элементе |2 на врем , равное длительности этого сигнала. Таким образом, при сброшенном состо нии RS-триггера 8 реализуетс  детерминированный алгоритм уравновешивани  измер емой величины сигналом с выхода ЦАП 13, причем закон уравновешивани  задаетс  последовательностью чисел S;, записанных в блоке 9,

Детерминированный режим работы сохранени  до момента совпадени  кода на выходе блока 9 с кодом, задаваемым блоком 12 с помощью набора переключателей. Этот код задаетс  исход  из априорных сведений об уровне Зашумленности сигнала и определ ет ту наибольшую по величине ступень уравновешивающего сигнала, начина  с которой включаетс  режим стохастической компенсации. Это достигаетс  тем, что при совпадении кодов на входах блока 11 сигнал с его выхода взводит RS-триггер 8, Сигнал с выхода RS-триггера 8 переключает мультиплексоры 3 и 10, При этом выход элемента 6 подключаетс  к первому управл ющему входу регистра 15 и к управл ющему входу ЦАП 13, а выход компаратора 7 подключаетс  к четвертому входу сумматора 14, В этом режиме , если в момент опроса состо ние компараторов 5 и 7 указывают на то, что значение входного параметра превышает уровень сигнала ЦАП 13, а сигнал генератора 4 превышает нулевой уровень, то число, сформированное блоком 9, складываетс  в сумматоре

14с содержимым регистра 15. Если ж в момент опроса состо ние компараторов 5 и 7 указывает на то, что значение входного параметра меньше уровн  сигнала ЦАП 13, а сигнал генератора 4 меньше нулевого уровн , то число, сформированное блоком 9, вычитываетс  в сумматоре 14 из содержимого регистра 15. Запись результата алгебраического суммировани  в ЦАП 13 и регистр 15 производитс  с помощью элемента 6, анализирующего состо ние компараторов 5 и 7 на предмет их несовпадени .

Преобразование заканчиваетс  с окончанием формировани  значений шага блоком 9, Результат преобразовани фиксируетс  в регистр 15. Следующий цикл преобразовани  начинаетс  с по влени  на выходе блока 9 начального кода, распознаваемого дешифратором 16, который устанавливает регист

15и RS-триггер 8 в исходное состо ние .

В случае измерени  посто нных электрических сигналов с небольшим уровнем помех может быть задан режим , при котором-весь цикл преобразовани  будет осуществл тьс  посредством детерминированной процедуры компенсации, Дл  этого необходимо в блоке 12 задать код, не совпадающи ни с одним из кодов, записанных в блоке 9,

Введение указанных элементов и св зей позвол ет в преобразователе в отличие от прототипа реализовать в пределах каждого цикла преобразовани  комбинацию метода детерминированной компенсации, обладающего большим быстродействием, и метода стохастической компенсации, обеспечивающего высокую помехоустойчивость. Это повышает быстродействие преобразовател , так как уменьшает необходимое дл  обеспечени  заданной точ0

5

0

5

0

5

0

5

0

5

ности преобразовани  число шагоч по сравнению с прототипом при сохранении помехоустойчивости последнего.

Claims (1)

1. Аналого-цифровой преобразователь , содержащий цифроаналоговый преобразователь , выход которого соединен с первым информационным входом первого компаратора, второй информационный вход которого  ат етс  входной шиной, информационные входы цифроаналогевого преобразовател  объединены с соответствующими инфор- мационными входами регистра и соединены с соответствующими выходами сумматора , управл ющий вход цифроанало- гового преобразовател  объединен с первым управл ющим входом регистра, стробирующие входы первого и второго компараторов и вход посто нного запоминающего устройства объединены и соединены с выходом генератора импульсов , первый информационный вход второго компаратора соединен с выходом генератора шума, второй информационный вход  вл етс  шиной нулевого потенциала, выход первого компаратора соединен с первым входом сумматора, вторые входы сумматора объединены с соответствующими входами дешифратора и соединены с соответствующими выходами посто нного запоминающего устройства, третьи входы соединены с соответствующими выходами регистра, выход дешифратора соединен с вторым управл ющим входом регистра, отлич ающийс  тем, что, с целью повышени  быстродействи , в него введены элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй мультиплексоры , блок сравнени  кодов, элемент задержки, Р,:;-триггер, блок задани  кода, выхода которого соединены с соответствующими первыми входами блока сравнени  кодов, вторые входы которого объединены с соответствующими входами дешифратора, а выход соединен с S входом RS-триггера, R-вход которого соединен с выходом дешифратора, а выход соединен с управл ющими входаьз первого и второго мультиплексоров, первый и второй информационные входы первого мультиплексора соединены соответственно с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента задержки, вхол которого

соединен с выходом генератора импульсов , выход первого мультиплексора соединен с первым управл ющим входом регистра, первый информационный вход второго мультиплексора объединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и соединен с выходом второго компаратора, второй информационный вход объединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и соединен с выходом первого компаратора, а выход соединен с четвертым входом сумматора,

2, Преобразователь по п.1, отличающий с  тем, что, сумматор выполнен на двух элементах ИЛИ элементе НЕ, двух элементах И-НЕ, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и арифметическом устройстве, первые и вторые информационные входы которого  вл ютс  соответственно вторыми и третьими входами сумматора, выходами которого  вл ютс  соответствующие выходы арифметического устройства,

0

вход переноса и первый управл ющий вход которого объединены и соединены с выходом первого элемента И-НЕ, второй, третий и четвертый управл ющие -входы соединены соответственно с выходами второго элемента И-НЕ, первого и второго элементов ИЛИ, вход выбора операции  вл етс  шиной нулевого потенциала, первые входы первого и второго элементов ИЛИ и вход элемента НЕ объединены и соединены с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход первого элемента ИЛИ объединен с первыми входами второго элемента И-НЕ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и  вл етс  первым входом сумматора , второй вход второго элемента ИЛИ объединен с первым входом первого элемента И-НЕ, вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и  вл етс  четвертым входом сумматора, вторые входы первого и второго элементов И-НЕ объединены и соединены с выхо- 5 дом элемента НЕ,

5

I

Ч

«а

Фиг.2

О

ФигЗ