SU1211883A1 - Преобразователь амплитуды импульсов в код - Google Patents

Description

ведени  кода, вторые входы всех элементов И объединены и  вл ютс  первым входом логического блока приведени  кода, выходы элементов И соединены с соответствующими входами

Изобретение относитс  к электроизмерительной технике и может быть использовано в устройствах автоматики , электроизмерительной техники и цифровой вычислительной техники при организации помехоустойчивой обработки информации.

Цель изобретени  -, повышение достоверности и функциональной надежности преобразовани .

На фиг, 1 приведена функциональна  схема преобразовател  амплитуды импульсов в код; на фиг. 2 - функциональна  схема логи11еского блока приведени .

Преобразователь содержит регистр сдвига 1, формирователь 2 импульсов компаратор 3, цифроаналоговый преобразователь 4, элементы И 5, триггер 6, формирователи 7 и 8 импульсов , элемент 9 запрета, логический блок 10 приведени  кода, шину 11 Управление. Триггера 6 образуют регистр. Логический блок 10 содержит элементы И 12, элемент ИЛИ 13.

Принцип помехоустойчивого преобразовани  амплитуды в код основан на формировании в процессе работы устройства строго определенных комбинаций, которые  вл ютс  разрешенными дл  конкретно заданных значений характеристических параметров и определ емые следующим рекурентны соотношением:

Bj - Bj.-( +...+ Bj-f + B(f,.p 1, ... r 1, 2, 3, ..., p 0, 1, 2

B Bj. - ... 1 2 BS , s p -H 3, p - 4, ... p + r,

где b - максимальное количество единиц , наход щихс  в соседних двоичных разр дах числа и

элемента ИЛИ и  вл ютс  выходами второй группы выходов логического блока приведени  кода, а выход элемента ИЛИ  вл етс  первьм выходом логического блока приведени  кода.

образуют разрешенную группу единицу

Р - параметр, который указьшает на минимальное количество нулей меж- ду разрешенными группами единиц. При f и и Р О имеем одну группу разрешенных единиц, весовые коэффициенты которых равны степени двойки и, следовательно, структура устройства дл  этого случа  идентична структуре прототипа.

При t 1 и Р 1 получаем структуры преобразователей, работающие в 1,1-коде, которые позвол ют определ ть структурные сбои в процессе преобразовани  и устран ть воздействи  однократных импульсных помех од ной пол рности и части помех проти- воположной пол рности на входные цепи прибора.

Если устройство работает в традиционном двоичном коде, то на управл ющую шину 11 подаетс  нулевой сигнал. При этом в работе участвуют компаратор 3, формирователи 2, 7 и 8, регистр 1, элементы 5, триггера 6, ЦАП 4, элемент 9. Так как на всех выходах логического блока 10 нулевые сигналы, то работа устройства аналогична работе прототипа.

Рассмотрим работу преобразовател , когда в качестве весов двоичных разр дов служат 2,1 числа.

Пусть преобразователь состоит из п ти двоичных разр дов, весовые коэффициенты которых, начина  со старшего (верхний на фиг; 1), соответственно равны 7, 4, 2, 1, 1 (ука- занное рекурентное соотношение). {иапазон измерени  при этом равен 13 квантам.

Предположим, что измер ема  величина УХ равна 8 квантам и в процессе преобразовани  не измен етс .

При поступлении запускающего импульса Пуск триггеры 6 и регистр 1 устанавливаютс  в исходное состо ние ... 10000 (на фиг. 1 цепи установки исходного состо ни  не показаны ) . На первый вход компаратора 3 с ЦАП 4 поступает напр жение Ug пропорциональное весу старшего разр да . Так как амплитуда первого импульса Jx 8 больше иэ 7, то на выходе компаратора 3 нулевой сигнал. По заднему фронту исследуемого импульса при уровне, равном . напр жению младшего разр да, формирователь 2 вырабатывает импульс, который при отсутствии сигнала ошибки с выхода логического блока 10 через элемент 9 поступает на регист 1. При этом на 1+ 1-м выходе регистра 1 вырабатываетс  импульс, устанавливающий в 1 соответствующий триггер регистра 6.

Во втором такте- Ux 8 иэ 11 Тогда по переднему фронту второго измер емого импульса на выходе компаратора 3 вырабатываетс  единичный сигнал, из которого формирователь 7 вырабатывает импульс стандартной длительности и амплитуды, который, пройд  через открытый элемент 5 соответствующий i + 1-му разр ду регистра 1, устанавливает триггер 6, соответствующий -му разр ду, в О. Далее процесс цифрового измерени  амплитуды входных импульсов аналогичен описанному при условии отсутстви  структурных сбоев или импульсных помех на входных шинах устройства. С приходом п -го импульса триггер 6, соответствующий младшему разр ду, переводитс  в О и на выходе формировател  8 вырабатываетс  сигнал, свидетельствующий об окончании преобразовани . На выходных шинах устройства фиксируетс  результат преобразовани  ... 10010.

Предположим, что в первом такте сравнени  произошел сбой триггера 6, соответствующего старшему разр ду , либо на входе устройства возникла однотактна  отрицательна  импульсна  помеха.

Тогда в первом такте сравнени  на выходе компаратора 3 по вл етс  единичный сигнал, так как + + UH ив триггеры 6 записьшаетс  информаци  01000. Во втором такте и содержимое триггеров 6 равно 01100. В третьем такте Ux,U3

2118834

и содержимое триггеров 6 - 01110. Тогда при разрешающем сигнале на управл ющей шине 11, на выходе элемента 12, соответствующего 1+ 1-му

5 разр ду, по вл етс  единичный сигнал , которым устанавливаетс  в 1 триггер 6, соответствующий старшему разр ду, а три смежных младших разр да установлены в О. ОдновременJO но единичным сигналом с выхода

злемента 13 закрываетс  элемент запрета 9. Это исключает одновременное воздействие входных импульсов на входы триггеров 6 в момент коррек15 ции. На выходе устройства зафиксирован результат преобразовани  10000. В четвертом такте ,j и содержимое триггеров 6 равно 10001. При этом на выходе элемента 12,

20 соответствующего младшему h-му разр ду, при единичном значении сигнала на управл ющей шине 11 по вл етс  единичный сигнал, которым устанавливаетс  в 1 триггер i+

25 + b + 1 i + 3-го разр да, в О - триггер h -го разр да. (Последнее св зано с тем, что из младших Р + 1 разр дов Г , Р - кода разрешенна  форма допускает запись единицы

30 только в Р+ 1-ом младшем разр де).

В п том такте сравнени  Ux Uj и с выходов преобразовател  снимаетс  результат 10010. Таким образом, несмотр  на сбой конечный результат преобразовани   вл етс  истинным. Причем, фиксиру  единичные значени . сигналов на шине признака ошибки логического блока 10, можно определ ть число сбоев в течение цикла

.„ преобразовани . 40

Предлагаемое устройство позвол ет исправл ть не только любую одиночную ошибку преобразовани , возникающую со структурного сбо  типа

О или воздействи  на входные цепи однократной отрицательной импульсной помехи, но и большее количество ошибок, возникающих от многократных воздействий сбоев или

50 импульснь1х помех.

Действительно, пусть диапазон измерени  равен 0-149 квантов и содержит дев ть двоичных разр дов в 2,1-коде с весами 81,44, 24, 13,7,

55 4,2 1,1 и пусть текущее значение амплитуды импульса Ux 81. Очевидно , что результат преобразовани  при отсутствии помех или структурных

35

сбоев равен 100000000. Предположим, что в процессе измерени  последовательно , начина  со старшего, происход т сбои типа 1- О первого, четвертого, седьмого триггеров 6 или соответств;утощих элементов 5, либо по этим разр дам на входные цепи устройства воздействует сери  однократных однопол рных импульсных помех. Тогда по аналогии с рассмотренным примером результат преобразовани  после дев того такта сравнени  равен 011011011, а после работы логического , блока 11 приведени  окончательно получаем 011011100. Таким образом, несмотр  на сбои в трети разр дов устройства и запрещенную

форму представлени  конечного результата преобразовани , конечный, результат  вл етс  истинным. В данном случае запрещенна  форма представлени  конечного результата (более смежных единиц в сочетании с единичным сигналом на шине признака ошибки блока II свидетельствует о наличии многократных ошибок 15 мерени .

в течение цикла из

Claims (2)

1. ПРЕОБРАЗОВАТЕЛЬ АМПЛИТУДЫ ИМПУЛЬСОВ В КОД, содержащий регистр, выполненный на триггерах, распределитель, выполненный на регистре сдвига, компаратор, первый вход которого объединен с входом первого формирователя импульсов и является входной шиной, второй вход соединен с выходом цифроаналогового преобразователя, а выход компаратора через второй формирователь импульсов соединен с первыми входами элементов И, второй вход каждого из которых объединен с первым входом первой группы входов соответствующего триггера регистра и соединен с соответствующим выходом регистра сдвига, выход каждого элемента И соединен соответственно с первым входом второй группы входов каждого триггера регистра, выходы которых соединены с соответствующими входами цифроаналогового преобразователя, η -й выход регистра сдвига соединен с входом третьего формирователя импульсов, где h - число разрядов преобразователя, выход которого является шиной ’’Окон чание работы, отличающийс я тем, что, с целью повышения достоверности и функциональной надежности преобразования, в преобразователь введен логический блок приведения кода и элемент запрета, первый вход которого соединен с выходом первого формирователя импульсов, второй вход соединен с первым выходом логического блока приведения кода и является шиной Ошибка, а выход элемента запрета соединен с первым входом регистра сдвига, второй вход которого является шиной •Пуск, причем первый вход логического блока приведения кода является шиной Управление, вторые входы логического блока приведения кода соединены с соотйетствующими выходами триггеров регистра и являются информационными выходами преобразователя, а каждый <. -й выход -второй группы выходов логического блока приведения кода соединен с вторым входом первой группы входов ( i - 1)-го триггера регистра, кроме h -го триггера регистра, и вторыми входами второй группы входов ( i + υ ) триггеров регистра, где 6 - параметр формируемого кода (^= 1, 2, 3, ...и).

2. Преобразователь по π. 1, отличающийся тем, что логический блок приведения кода выполнен на элементе ИЛИ и и элементах И, причем с первого по (b + 1)-й входы первой группы входов элемента И каждого ί -го разряда соответственно являются с i по ( i + г ) вторыми входами логического блока при

SU „.,1211883 ведения кода, вторые входы всех элементов И объединены и являются первым входом логического блока приведения кода, выходы элементов И соединены с соответствующими входами элемента ИЛИ и являются выходами второй группы выходов логического блока приведения кода, а выход элемента ИЛИ является первым выходом логического блока приведения кода.