SU1458871A1 - Устройство дл ввода данных - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах. Цель и обрете- ни  - -расширение функционалывлх возможностей устройства за счет организации автоматического (без учас ти  программиста) выравниваии  двух синхронных,, но сдвинутых во времени потоков данных с целью ввода их в процессор, выполн ющий диадические

Description

(Л

с

42ь

сд

00 00

операции. Это достигаетс  тем, что в устройство, .содержащее три мультиплексора 1, 2 и 3, два блока 5 и 6 пам ти, первый регистр 7, узел 9 управлени  и генератор 12 тактовых сигналов , введены узел 10 адресации, триггер 1 1, второй регистр 8 и четвертый мультиплексор 4. Потоки входных данных принимаютс  на первую 13 и вторую 14 группы информационных входов мультиплексора 1. Сигналы готовности данных на входах 15 и 16 свидетельствуют о.-по влении данных соответственно на группах 13 и 14 ин1

Изобретение относитс  к области вычислительной техники и может быть использовано в многопроцессорных вычислительных системах, в частности в конвейерных вычислительных системах , дл  ввода потоков данных в про- цессрры, выполн ющие диадические операции . .

Целью изобретени   вл етс  расширение функциональных возможностей устройства г.за счет организации режима автоматического выравнивани  двух синхронных, но сдвинутых во рре- мени потоков данных, дл  ввода их в процессор, выполн ющий ди.адические

операции.

На фиг. 1 представлена структурна блок-схема устройства; на фиг. 2 и 3 - функциональные схемы узлов управлени  и адресации; на фиг. 4 - временные диаграммы работы устройства .

Устройство (фиг. 1) содержит третий, первый, второй и четвертый мультиплексоры 1-4, первый и второй блоки 5 пам ти и 6, первый и второй регистры 7 и 8, узел 9 управлени , узел 10 адресации, триггер И и генератор 12 тактовых сигналов.

Потоки входных данных принимаютс  на первую 13 и вторую 14 группу информационных входов мультиплексора Сигналы готовности данных на входах 15 и 16 свидетельствуют о по влении даньшх соответственно на информацио

формационных входов. Выход 17 регистра 8  вл етс  управл кщим выходом готовности выходнь1х данных устройства . Группы 18 и 19 выходов регистра 8  вл ютс  первой и второй группами инфopмauJ oнныx выходов устройства. Устройство обеспечивает задержку данных; приход щих на одну группу информационных входов, до момента прихода данных на другую группу входов, после чего начинаетс  одновременна  выдача данных на обе группы информаг- ционных выходов устройства. 1 с. и 2 з.п. ф-лы, 7 ил.

ных входах 13 и 14. Выход 17 регистра 8  вл етс  управл ющим.выходом готовности устройства, на который вьвдаетс  сигнал готовности выходных данных устройства. Группы выходов 18 и 19 регистра 8  вл ютс  первой и второй группами информационных выходов устройства.

0 Узел 9 управлени  содержит (фиг.2) регистр 20, первый 21 и второй 22 элементы ИЛИ, мультиплексор 23, первый - четвертьй триггеры 24-27 и элемент ИСКЛЮЧАЮЩЕ ИЛИ 28, входы 29 . 5 и 30, выходы jfl-36.

УЗЕЛ 10 адресации содержит (фиг.З) первый 37 и второй 38 регистры, элемент НЕ 39, триггер 40, счетчик 41 адреса, схему 42 сравнени  и мульти- S плексор 43, входы 44-46, группу выходов 47 и выход 48. .

На выходах 49 и 50 генератор 12 тактовых сигналов формирует тактовые последовательности (фиг. 1). На 25 фиг. 2 показаны также выходы 51 и 52 мультиплексора 23.

Устройство работает следующим образом .

Узел 9 анализирует наличие сигна- 30 лов 15, 16 готовности данных на информационных входах 13, 14 и переключает мультиплексор 1 таким образом, что на информационный вход мультиплексора 2. передаетс  поток данных, по вившийс  первым на информационных входах 13 и 14 устройства. Поток

314588,71

данных, который приходит вторым, пен

редаетс  на информационные входа регистра 7. Если на входы 13 и 14 данные начинают поступать одновременно , то данные с входов 13 поступают на мультиплексор 2, а данные с входов 14 - на входы регистра 7,

Регистр 7 осуществл ет задержку на один такт приход щих на его входы данных. Блоки 5 и 6 пам ти осуществл ют задержку данньгх, поступающих на вход мультиплексора 2, на п+1 такт (п - число тактов относительного сдвига между потоками данных, которые приход т на входы 13 и 14). Величина п определ етс  узлом 9 по сдвигу между сигналами 15 и 16. Узел 10 формирует на выходе 47 адреса, поступающие на адресные вхо- блоков 5 и 6.

Мультиплексор 4, переключа сь, как и мультиплексор 1 сигналом 33 узла 9 управлени , обеспечивает выдачу данных через регистр 8 с входов

13всегда на выходы 18, ас входов

14на выходы 19 устройства. Триггер 11 предназначен дп  формировани  выходного сигнала готова ности данных после прихода второго сигнала готовности данных на входа1

15и 16 устройства.

Генератор 12 тактовых сигналов на выходах 50 и 49 формирует две непрерывные последовательности пр моугольных импульсов со скважностью, равной 2, сдвинутые во времени друг относительно друга на 1/4 периода. Тактова  последовательность сигналов на выходе 49 служит дл  синхронизации всех узлов устройства и синхронизации внешних процессоров.

В процессе работы устройства возможны следующие ситуации.

1. Данные на информационных входах 13 по вились раньше, чем на входах 14. Соответственно сигнал готовности данных на входе 14 по вилс  раньше, чем сигнал на входе 16. На фиг.4 приведена диаграмма работы устройства дл  этого случа  при сдвиге между входными потоками данных на один тактовый период ().

ронт сигнала на выходе элемента ИЛИ 21 устанавливает-триггер 24 в состо ние 1 и на выходы 51 и 52 мультиплексора 23 поступают сигналы 15 и 16 соответственно, задержанн ые на 1/2 тактового периода в регистре

0

5

0

20. 1 на выходе 33 триггера 24 переключает , мультиплексор 1 так, что на информационные входы мультиплексора 2 передаютс  данные с входов- 13, а на входы регистра 7 - с входов 14.

Положительные перепады сигналов 51 и 52 устанавливают с разницей во времени на один тактовый период в состо ние 1 триггеры 26 и 27, которые предварительно были установлены в состо ние О уровнем О сигнала на выходе элемента ИЛИ 21. При этом на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 28 по вл етс  сигнал, длительность которого равна временному сдвигу между потоками данных на входах 13 и 14 устройства. Фронт этого сигнала записывает исходное состо ние А с счетчика 41 в регистр 37 и устанавливает в состо ние 1 триггер

40,который разрешает счет счетчику

41.На D-вход триггера 40, не показанный на фиг. 31, посто нно подаетс 

9 сигнал 1. Первый фронт сигнала 49, пришедший после по влени  сигнала на входе 15, увеличивает содержимое счетчика 41 на 1. Спадом сигнала на выходе 35 это новое содержимое счет0 чика 41 записываетс  в регистр 38 и I на выходе элемента НЕ 39 разрешает работу схемы 42 сравнени . Так как в этрт момент данные на обоих информационных входах схемы 42 срав нени  равнь (), сигнал на выходе схемы сравнени  )азрешает запись информации в счетчик 41 из регистра 37. Поэтому следующим фронтом сигнала на входе 44 счетчик 41 установитс 

0 в состо ние А,, затем оп ть в и т.д. до тех пор, пока триггер 40 не установитс  в состо ние О, т.е. пока присутствуют данные на входах 13 или 14 устройства.

1 на выходе триггера 40 разрешает передачу на выход 48 мультиплексора 43 сигнала с выхода схемы 42 сравнени . Сигнал с выхода 43 поступает на счетный вход тригге,ра i25 и, так как на выходе элемента ИЖ присутствует сигнал - 1, триггер 25 работает в режиме делени  частоты, переключа  поочередно блоки 5 и 6 на запись и, чтение. На К-вход триггера 25, не показанный на фиг. 2, посто нно подаетс  сигнал 1.

Таким образом, первые два слова данных и 2, с входов 13 записьша- ютс  в блок 5 пам ти по адресам А,, и 5

0

AO+I. Затем третье 3j и четвертое 4 -слово данных записываетс  в блок 6 пам ти по адресам А же адресам из блока 5

и

и по этим считываютс 

слова Ij и 2, , Далее в блок 5 записываетс  слово 5. по адр1есу А, а из блока 6 считываетс  слово 3 и т.д.

1 В результате на выходе мультиплексор

3 поток данных, пришедший первым на выходы 13 устройства, оказалс  задержанным на 2 тактовых периода,т.е. на п+1. А так как регистр 7 обеспечивает задержку даннь1х, поступающих на вго входы, на один тактовый период , то на информационных входах регистра 8 потоки данных по вл ютс  н одном такте и окончательно выравниваютс  на выходах регистра В без участи  программиста. Запись информации в регистр 8 производитс  спадом сигналов- на выходе 49, что вносит дополнительную задержку информации на } /2 тактового периода.

Сигнал с выхода 52 мультиплексора 23 фронтом сигнала на входе 30 записываетс  в триггер 11, с выхода которого поступает на отдельный вход регистра 8 дл  формировани  сигнала на выходе 17 готовности выходных данных. Таким образом, сигнал на выходе 17  вл етс  задержанным на 1,5 тактового периода сигналом на входе 16, которые начинают поступать вторыми во времени на входы 14.

2. Данные на группах входов 13 и 14 по вл ютс  одновременно. Временна  диаграмма работы устройства дл  этого случа  приведена на фиг. 5. Особенности этого режима по сравнению с.режимом I заключаютс  в следующем .

: Так как сигналы на выходах 51 и 5 мультиплексора 23 по вл ютс  одновремесно , одновременно устанавливаютс  в 45 данных На фиг. 7 приведена вресосто ниа 1 триггеры 25 и 26, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 28 остаетс  в состо нии О. Триггер 40 также остаетс  в состо нии О. Сигнала разрешени  счета нет и счетчик 41 остаетс  в состо нии АО.

Сигнал- О на выходе триггера 40 подключает на -выход 48 мультиплексора 43 проинвертированный сигнал с выхода 49 генератора тактовых сигналов 12. Триггер 25, управл ющий режимом блоков 5 и 6, переключаетс  в результате каждым фронтом сигнала на выходе 49.

меннгш диаграмма работы устройства

дп 

i:

50

55

случа , когда первое слово . данных, прииедшее на входы 14 устройства , совпадает по йремени с приходом последнего слова 8j предыдущего третьего потока данных, приход щих на входы 13, Сдвиг между соответствующими словами четвертых потоков данных составл ет 2 тактовых периода.

В этом случае устройство работает аналогично режиму 3, но адреса на выходе счетчика 41 измен ютс  в пределах от АО+1 до

АО+З.

Таким образом, вначале по адресу

слови 1 .

AJJ в блок 6 записьшаетс  Затем в блок 6 по адресу А а из блока 5

записыва- считыва

етс  слово 2i,

етс  слово 1 и т.д. Вследствие этого поток данных с входов 13 задерживаетс  на 1 тактовый период1В блоках 5 и 6, а поток данных с входов 14 задерживаетс  в регистре 7. На выходах 18 и 19 устройства данные по вл ютс  одновременно.

3. Данные на информационных входах 13 по вл ютс  позже, чем на вхо

5 дах 14, Временна  диаграмма дп  этого случа  при сдвиге между входными потоками данных на 4 тактовых периода приведена на фиг. 6.

Особенности этого режима по срав0 нению с режимом 1 заключаютс  в том, что триггер 24 фронтом сигнала на выходе элемента ИЛИ 2I устанавливаетс  в О, Мультиплексор 1 передает на входы мультиплексора 2 данные с

5 входов 14, а на входы регистра 7

данные с входов 13 устройства. В блоках 5 и 6 данные l}...8j задерживатактов и одновременно с

0

5

0

ютс  на

данными lj...aj по вл ютс  на выходах соответственно 19 и 18 устройства . ,.

Мультиплексор 23 переключаетс  таким образом, что на выходы 51 и 52 передаютс  соответственно сигналы с входов 16 и 15 готовности входных данных. Таким образом, сигнал на выходе 17 готовности выходных данных  вл етс  задержанным на 1,5 тактового периода сигналом на входе 15 го- - товности входных данных 13.

4. Новый поток данных на одной из групп входов устройства по вл етс , когда на другую группу входов еще продолжает поступать предыдущий поменнгш диаграмма работы устройства

дп 

i:

0

5

случа , когда первое слово . данных, прииедшее на входы 14 устройства , совпадает по йремени с приходом последнего слова 8j предыдущего третьего потока данных, приход щих на входы 13, Сдвиг между соответствующими словами четвертых потоков данных составл ет 2 тактовых периода.

В этом случае устройство работает аналогично режиму 3, но адреса на выходе счетчика 41 измен ютс  в пределах от АО+1 до

АО+З.

Формула иэобре тени 

Claims (3)

1. Устройство дл  ввода данных, содержащее три мультиплексора, два блока пам ти, первый регистр, узел - управлени  и генератор тактовых сигналов , первый выход которого соединен с синхронизирующим входом узла уп- -равлени , перва  и втора  группы выходов первого мультиплексора соединены соответственно с информационными входами первого и второго блоков пам ти, выходы которых соединены со1458871

10

налов, группы адресных входов блоков пам ти соединены с группой выходов узла адресации, управл ющие входы I третьего и четвертого мультиплексоров соединены с третьим выходом узла управлени ,, четвертый, п тый и тестой выходы которого соединены соответственно с информационным входом триггера, первым синхронизирующим входом и входам сброса узла адресации , выход которого соединен со счетным входом узла управлени , синхронизирующие входы первого и второответственно с первой и второй груп- ,5 го регисФров и триггера соединены пами информационных входов второго с первым выходом генератора тактовых мультиплексора, управл ющие входы сигналов, синхронизирующим выходом первого и второго мультиплексоров сое- устройства и вторым синхронизирующим- динены соответственно с первым и вто20

рым выходами узла управлени .

личающеес  тем, что.

о тс цевходом узла адресации.

2, Устройство по п. 1, отличающеес  тем, что узел управлени  содержит мультиплексор,четыре триггера, два элемента ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и регистр.

лью расширени  функциональных возможностей устройства за счет организации режима автоматического выравнивани 

двух синхронных сдвинутых во времени 25 причем первый и второй информа йон- потоков данных, в него введены четвер- ные входы регистра  вл ютс  первым тыи мультиплексор, второй регистр,и вторым информационными входами узузел адресации и триггер, причем вы-ла, синхронизирующий вход регистра

ход триггера соединен с информацион- вл етс  синхронизирующим входом узным входом второго регистра, втора  и зо ла, первый и второй выходы регистра треть  группы информационных входовсоединены с первым и вторым информавторого регистра соединены соответственно с первой и второй группами выходов четвертого мультиплексора, перва  и втора  группы информационных входов которого соединены соответственно с группами выходов .второго мультиплексора и первого регистра , перва  и втора  группы вьЬсодов третьего мультиплексора соединены соответственно с информационными входами первого мультиплексора и первого регистра, перва  и втора  группы информационных входов третьего мультиплексора  вл ютс  соответственно информационными входами устройства, перва  и втора  группы выходов второго регистра  вл ютс  информационными выходами устройства, выход второго регистра  вл етс  выходом готовности устройства, .первый и второй входы режима узла управлени   вл ютс  управл ющими входами готовности устройства, входы управлени  режимом первого и второго блоков пам ти соединены соответственно с первым и вторым выходами узла управлени , входы выбора блоков пам ти соединены с вторым выходом генератора тактовых сигционными входами мультиплексора, информационный вход первого триггера соединен с первым входом первого зле- 2g мента ИЛИ и с первым информационным, входом узла, второй вход первого элемента ИЛИ соединен с вторым информационным входом узла, счетный вход которого соединен с синхронизирук дим 40 входом второго триггера, пр мой и инверсный выходы которого  вл ютс  соответственно первым и вторым выходами узла, управл ющий вход второго триггера соединен с выходом второго g элемента ИЛИ, первый вход которого соединен с первым выходом.мультиплексора и со счетным входом третьего триггера, выход первого триггера соединен с управл ющим входом мультиплек- gQ сора и  вл етс  третьим выходом узг, ла, второй выход мультиплексора соединен со счетным входом четвертого триггера и вторым входом второго элемента ИЛИ изъ вл етс  четвертым вьрсо- gg дом узла, первый и второй входы и выход элемента ИСКЛЮЧАЮП ЕЕ ИЛИ соединены соответственно с выходами тре- : тьего и четвертого триггеров и п тым вырчодом узла, выход первого элемента .

8

налов, группы адресных входов блоков пам ти соединены с группой выходов узла адресации, управл ющие входы I третьего и четвертого мультиплексоров соединены с третьим выходом узла управлени ,, четвертый, п тый и тестой выходы которого соединены соответственно с информационным входом триггера, первым синхронизирующим входом и входам сброса узла адресации , выход которого соединен со счетным входом узла управлени , синхронизирующие входы первого и второго регисФров и триггера соединены с первым выходом генератора тактовых сигналов, синхронизирующим выходом устройства и вторым синхронизирующим-

го регисФров и триггера соединены с первым выходом генератора тактовых сигналов, синхронизирующим выходом устройства и вторым синхронизирующим

входом узла адресации.

2, Устройство по п. 1, отличающеес  тем, что узел управлени  содержит мультиплексор,четыре триггера, два элемента ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и регистр.

причем первый и второй информа йон- ные входы регистра  вл ютс  первым и вторым информационными входами узционными входами мультиплексора, информационный вход первого триггера соединен с первым входом первого зле- 2g мента ИЛИ и с первым информационным, входом узла, второй вход первого элемента ИЛИ соединен с вторым информационным входом узла, счетный вход которого соединен с синхронизирук дим 0 входом второго триггера, пр мой и инверсный выходы которого  вл ютс  соответственно первым и вторым выходами узла, управл ющий вход второго триггера соединен с выходом второго g элемента ИЛИ, первый вход которого соединен с первым выходом.мультиплексора и со счетным входом третьего триггера, выход первого триггера соединен с управл ющим входом мультиплек- Q сора и  вл етс  третьим выходом узг, ла, второй выход мультиплексора соединен со счетным входом четвертого триггера и вторым входом второго элемента ИЛИ изъ вл етс  четвертым вьрсо- g дом узла, первый и второй входы и выход элемента ИСКЛЮЧАЮП ЕЕ ИЛИ соединены соответственно с выходами тре- : тьего и четвертого триггеров и п тым вырчодом узла, выход первого элемента .

ИЛИ соединен с синхронизирующим входом первого триггера, входами сброса третьего и четвертого триггеров и  вл етс  шестым выходом узла.

3. Устройство по п. I, отличающеес  тем, что узел адресации содержит два регистра, элемент НЕ, триггер, счетчик, схему сравнени  и мультиплексор, причем выход мультиплексора  вл етс  выходом узла, второй синхронизирующий вход которого соединен со счетным входом счетчика и инверсным информационным входом мультиплексора, пр мой информационный вход которого соединен с выходом схемы сравнени  и входом разрешени  -записи счетчика, вход разрешени  счета счетчика и управл ющий вход мультиплексора соединены с выхо

5

дом триггера, синхронизирующий вход которого соединен с синхронизирующим входом первого регистра, входом элемента НЕ и первым синхронизирующим входом узла, вход сброса которого соединен с входом сброса триггера, выход элемента НЕ соединен с синуро- низирующим входом второго регистра и входом разрешени  схемы сравнени , группа выходов первого регистра соединена с группой информационных входов счетчика, группа выходов которого соединена с группами информацион;; ных входов первого и второго регистров и первой группой входов схемы сравнени  и группой выходов узла,втора  группа входов схемы сравнени  соединена с группой выходов второго регистра,

w jnjnjlJlJTnjn ri-rLr . TJlJlJnjnjnJ-bn rLrL

3f 47KSf

t; i.2i r, x«; хд; i

J

Arwf xr; KJf K ; Х5Д

Sttr./ЮГ. 35

tf lf1,3f

вЫЛ.

выл.КбЗв

Фиг.

« JTJTJTJlJ-LTUTrUlJTJTJTJ-LrL

OJTJTJTJlJTrLrLriJanjlJTJ-L

«

19

14 iJi i ii«i« 7i m

J

« /g la «3f l«f Д5;1 g; iTjJitf X

j..j

57 j ::

n. .

J

ж/. л Jл«Д 15fXgfivitsr

.W7 35

r Л Д Д 4j I«I« Д лжх

лшкп 1лв вм лбза

А,.Х«

J Lnj-LJ-LTLTLr « IJlJT-TLTirLr

S J5

(r;j(j/n/V5f)f w

5

5/ IL

A:w)i;;ii/;xj;u;y5; 7-ЛИЖЗЭНГ

8ых.МЗв

.Д.

Фиг. 5

JlJlJlJlJlJTrLTLTLr

« JlJlJTJTjaJTJT n rLrL

о

f,l IK ir. IftltjJ sirsTf

1Л I i: ij; I«I д.- г «j

: I

SfI

5

««л(« ig i« ij; ixtfTJ

.П7 V

JUi± JULULIJtISJL

ЛшЯ63Г I