SU1444938A1 - Синхронный делитель частоты на 9 на JK-триггерах - Google Patents

Abstract

Изобретение относитс  к импульсной технике, может быть использовано в цифровых синтезаторах- частоты, в вычислительной технике о Достижение поставленной цели - увеличение длительности выходных импульсов - позвол ет абоненту использовать более низкочастотную элементную базу. Устройство содержит JK-триггеры 1...4, элемент И 5, входную шину 7, тину 6 сброса, шину 8 логической единицы и выходную шину 9. В описании имеютс  логические уравнени  дл  J- и К-вхо- дов ЛК-триггеров 1...4. Устройство обеспечивает синхронный режим работы и построено на безвентильной схеме при одиночных Л-, К-входах всех ЛК- триггеров. 2 ил. с

Description

0ue. f

Изобретение относитс  к импульсной технике и может быть использовано в цифровой аппаратуре, например, в цифровых синтезаторах частоты.

Цель изобретени  - увеличение длительности выходных импульсов, что позвол ет абоненту использовать более низкочастотную элементную базу.

На фиг. 1 приведена электрическа  функциональна  схема синхронного дели тел  частоты на 9 на ЛК-триггерах; на фиг. 2 - временные диаграммы его работы , где обозначено: i - номера состо ний устройства; ТИ - тактовые импульсы на тактовой шине; Q,, Q, 0, Q 4 диаграммы сигналов на пр мых выходах соответственно первого,, второго , третьего и четвертого JK-триг- геров; П - импульс переноса на выходе элемента И.

Устройство содержит первый 1, второй 2, третий 3 и четвертый 4 JK- триггеры, элемент И 5, первый вход которого соединен с пр мым выходом первого JK-триггера 1 и с J-входом третьего JK-триггера 3, К-вход которого соединен с вторым входом элемента И 5 и с инверсным выходом второго JK-триггера 2, J-вход которого соединен , с инверсным выходом первого JK-триггвра 1, К-вход - с пр мым выходом третьего JK-триггера 3, инверсный выход которого соединен с J- и К-входами четвертого JK-триггера Д, инверсный выход которого соединен с К-входом первого JK-триггера 1, шину 6 сброса, шину 7 тактовую, которые соединены соответственно с R- и С- входами первого 1, второго 2, третьего 3 и четвертого 4 JK-триггеров, шину 8 логической единицы, котора  соединена с J-входом первого JK-триггера 1, и выходную шину 9, котора  соединена с выходом элемента И 5.

Указанное соединение элементов соответствует следуюпщм логическим уравнени м дл  J- и К-входов первого , второго 2, третьего 3 и четвертого 4 JK-триггеров и дл  сигнала П (перенос) на выходной гчине 1,

, Q1, J, Qo

,i К, Q,

K.j Qj, K, Q,,, K Qj, П Q, Q,. Работа синхронного делител  частоты на 9 на JK-триггерах полностью опи- сьшаетс  этими логическими уравнени ми . По сигналу с шины 6 все JK-триТ- геры устанавливаютс  в исходное нулевое положение, при. этом (фиг. 2

0

5

0

5

0

5

D

5

при ) состо ни  выходов равны Q,-0, 0 О, Q, О, Q4 О и тогда по логическим уравнени м дл  J- и К-входов триггеров определ ет состо ни  входов, которые равны: J, 1, Jj 1, J, О, J 1, К, 1, К2 О, К 1, К4 1.

Поскольку JK-триггер при J П и К О не измен ет своего состо ни , при J 1 и К О переключаетс  в состо ние 1, при J 1 и К 1 переключаетс  в противоположное состо ние и при J О и К 1 переключаетс  в состо ние О (JK-триггеры реагируют на изменение тактового импульса со значени  ТИ 1 на ТИ 0), то при поступлении по шине 7 первого импульса в состо ние I переключаютс  JK-триггеры а JK-триггер 3 не измен ет состо ни , т.е. cocтo н   выходов равны: Qr- 1, Q- 1, 0 О,, Q,,- 1 (фиг. 2 при ).

Состо ни  в :одов при этом следующие -J, i, J GS J. 1, J. 1, K, 0, K, 0, K, 0, K 1.

При поступлении по шине 7 второго импульса измен ют свое состо ние JK-триггеры 3 и 4, JK-триггер 3 переключаетс  в состо ние 1, а JK- триггер в состо ние О, JK-триггеры 1 и 2 остаютс  в прежнем состо нии (фкг. 2 при ), следовательно, состо ни  выходов и входов принимают следующие значени : Q, , Q2 1 Q 1, Q О, J, 1, J 0, J, 1, J 0, K, 1, K,, 1, K, 0, K4 0.

Рассматрива  и далее работу устройства таким же образом, получаем все значени  входов и выходов при каждом 1 (см. фиг. 2),

Сигнал переноса по вл етс  при поступлении по шине 7 шестого импульса и снимаетс  при поступлении дев того импульса. Устройство после этого возвращаетс  в исходное состо ние.

Формула изобрете

н и  

Синхронный делитель частоты на 9 на JK-триггерах, содержащий первый, второй, третий и четвертый JK-тригге- ры, R- и С-входы которых соединены соответственно с шиной сброса и с тактовой шиной, элемент И, выход которого соединен с выходной шиной, первый вход - с пр мым выходом первого JK-триггера, инверсный выход

31Д/4

которого соединен с J-входом второго JK-триггера, отличающий с   тем, что, с целью увеличени  длительности выходного импульса, J-вход первого JK-триггера соединен с шиной логической единицы, К-вход - с инверсным выходом четвертого JK-триггера , J- и К-входы которого соедине49384

ны с инверсным выходом третьего JK- триггера, пр мой выход которого соединен с К-входом второго JK-триггера , инверсный выход которого соединен с К-Рходом третьего JK-трнггера и с вторым входом элемента И, первый .вход которого соединен с J-входом третьего JK-триггера.

01

1

G5

QH

П

«f

Фие.

Claims (1)

1. Формула·' изобретения

   Синхронный делитель частоты на 9 на JK-триггерах, содержащий первый, второй, третий и четвертый JK-триггеры, R- и С-входы которых соединены соответственно с шиной сброса и с тактовой шиной, элемент И, выход которого соединен с выходной шиной, первый вход - с прямым выходом первого JK-триггера, инверсный выход которого соединен с J-входом второго JK-триггера, отличающий с я тем, что, с целью увеличения длитель- динен с К-входом второго JK-триггености выходного импульса, J-вход первого JK-триггера соединен с шиной логической единицы, К-вход - с инверсным выходом четвертого JK-триггера, J- и К-входы которого соедине ны с инверсным выходом третьего JKтриггера, прямой выход которого сое ра, инверсный выход которого соединен с К-входом третьего JK-триггера и с вторым входом элемента И, первый вход которого соединен с J-входом третьего JK-триггера.

   i Cl ^z I Cl Cl Cl Cl Cl Cl ^s

   9l

   9_t b

   Qu

   П

   Фиг. 2