SU1444781A1 - Устройство дл формировани тестов - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может использоватьс  дл  генерации функционально полных тестовых программ при стохастическом контроле сложных дискретных объектов. Цель изобретени  - расширение области применени  за счет возможности синтеза тестов дл  дискретных объектов типа микропроцессоров. Устройство содержит генератор, два коммутатора, группу сумматоров по модулю два, генератор псевдослучайных чисел, блок стековой пам ти, блок дешифрации, блок пам ти. Очередна  последовательность событий по вл етс  на выходе устройства в зависимости от содержимого блока стековой пам ти и условной веро тности формировани  этой последовательности . Процесс продолжаетс  асинхронно, последовательно и поразр дно до обнулени  блока стековой пам ти. 8 нп. I (Л с

Description

4 4 4

ч1

00

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  моделировани  марковских ветв щихс  процессов , а также в качестве специализированного стохастического генератора тестовых последовательностей в составе систем стохастического функционального контрол  дискретных объектов , включа  микропроцессорные.

Цель изобретени  - расширение области применени  за счет обеспечени  возможности синтеза тестов дл  дискретных объектов типа микропроцессоров .

На фиг. 1 показана ст руктурна  сх ма устройства; на фиг. 2 - схема генератора тактовых импульсов; на фиг. схема блока стековой пам ти; на фиг. 4 - блок пам ти; на фиг. 5 - блок дешифрации; на фиг. 6 - схема мультиплексора; на фиг. 7 - схема де мультиплексора; на фиг, 8 - схема де мультиплексора блока пам ти,

Устройство (фиг. 1) содержит генератор 1 тактовых импульсов, коммун татор, образованный группой мульти- плексоров ...2.п, с выхода}-ш 3.1...3.п.п„ и 4.1...4.п., группу регистров 5.1.t.5.k, группу сумматоров 6 по модулю два, генератор 7 псевдослучайных чисел, мультиплексор 8, блок 9 стековой пам ти, блок 10 пам ти, блок 11 дешифрации, коммутатор , построенньй на демультиплексо- pax 12-14, триггер 15 пуска, вход 16 начальной установки, вход 17 начальных условий устройства.

Генератор тактовых импульсов (фиг. 2) содержит синхрогенератор 18, элемент И 19, триггер 20, элемент И-НЕ 21, триггер 22, резистор 23.

Блок стековой пам ти (фиг. 3) содержит элемент И 24, элемент ИЛИ 25, счетчик 26, группу регистров 27 сдвига .

Блок пам ти (фиг. 4) содержит элемент И 28, счетчик 29, узел 30 пам ти , демультиплексор 31.

Блок дешифрации (фиг. 5) содержит дешифратор 32, группу тригге ров 33.

Мультиплексор (фиг. 6) содержит группу мультиплексоров 34.1.о.,

Демультиплексор (фиг. 7) содержит элементы И 35, 36,

5

0

5

0

5

0

5

5

Мультиплексор блока пам ти (фиг.8) содержит группу демультиплексоров 37.

Блок 10 предназначен дл  установлени  соответстви  между двоичным числом bpb ;,.. .Ь ц (bj е 0,1), b о - старший разр д числа из числовой последовательности L о, 1.. . , J, сформированного на выходах первого сумматора 6 группы и мультиплексоров 2 группы, и последовательностью двоичных кодов, которыми могут быть двоичные числа S . и/или команды провер емого микропроцессорного устройства , где S;,e L, i 0,2 .

На выходах сумматора 6 и группы мультиплексоров 2 формируетс  п-раз- р дное двоичное число (вектор) bj.o.bt, (bj - О или 1, bo - старший разр д числа) из числовой последовательности L (0,1.. .) . Например, если п 4, то двоичное число S bob,b,b J, где S; е L-, лежит в пределах (0000,....,1111) и  вл етс  адресом двоичной последовательности М;, записанной в блоке 30 пам ти . Следовательно, значение п определ етс  верхним пределом , где М - число всех последовательностей М (дл  рассматриваемого примера maxtM N 16 последовательностей).

Кажда  двоична  последовате чьность М. представл ет собой последовательность из двоичный чисел S ; и/или последовательность, состо щую из пар -а| А(, где а j - логическое значение О или 1, которое необходимо подать на соответствующий вход А, диагностируемого объекта. Здесь k 0,1,2... - номер по пор дку пары , а значение k+1 соответствует числу битов в тестовом наборе (под тестовым набором будем понимать двоичный вектор, подаваемый за один такт по всем входам контролируемого объекта, в данном устройстве тестовый набор формируетс  побитово, а под тестом (тестова  программа) подразумеваетс  конечное число тестовых .наборов).

Блок 11 предназначен дл  распределени  значений битов а (а е О, 1) ), К - пор док бита (а, в двоичной последовательности ) , соответствующий последовательности двоичных пар a(jAca,A... по соответствующим адресам А данной последовательное.

Например, если тестируемый объект имеет 16 входов, тогда значени  числа

31444781

А лежат в пределах (0,..,,15)g, т.е. объекта. Дл  п 4, k

необходимо Ig разр да пам ти дл  задани  соответствующего значени  номера входа А диагностируемого

мер последовател записана в  чейку бло в следующем виде:

объекта. Дл  п 4, k

0,7, например последовательность будет записана в  чейку блока 30 пам ти в следующем виде:

( 01)

АО

О 0000(11)

3.0

что соответствует подаче восьмеричного кода (100)g на входы диагностируемого объекта с 1-й по 8-й, при этом первый выход дешифратора 32 св зан через соответствующий D-триг- гер 33 с.первым входом объекта, второй выход дешифратора 32 с вторым входом объекта и т.д., и каждое двоичное число и пара а А заканчиваетс  двум  битами, значени  и функции которых описаны в тексте.

Узел 30 пам ти предназначен дл  хранени  последовательности двоичных

кодов. Объем пам ти узла 30 должен бытъ не меньше количества бит, занимаемых всеми заданными последовательност ми двоичных кодов. При этом данна  последовательность представл ет собой множество двоичных чисел (S,-) и/или множество пар , где . логическое значение О шш 1, которое необходимо подать на соответ-

ствующий вход Aj ft двоичный код номера входа) контролируемого дискретного объекта (k 0,1,2..). Каждый двоичный код последовательности сопровождаетс  двум  разр дами, которые определ ют значени  уровней

логических сигналов, соответственно jHa первом и йтором выходах узла 30 пам ти. Двоичные значени  этих разр дов имеют следующие функции: О и 1 на первом и втором выходах узла 30 пам ти соответственно на группе выходов узла 30 пам ти двоичное число .-Ь, и считывание из узла 30 пам ти необходимо продолжить , 1 и 1 на первом и втором выходах узла 30 пам ти соответственно на группе вькодов узла 30 пам ти пара (и считывание из узла 30 пам ти продолжаетс , 1 и О на первом и втором выходах узла 30 пам ти соответственно считывание из узла 30 пам ти закончитс . Синхровхо- ДЫ и входы последовательного занесени  регистров 27 сдвига группы, а .также, информационные входы параллель«о4 записи и управл ющий вход счетчиЗг AI

1 0001 Си)

о 0010(11) ...о 0111(10),

5

0

0

5

0

5

0

ка 26 используютс  при подготовке устройства к работе. Через вход 16 устройства на управл ющий вход V и вход установки в О счетчика 26 подаетс  уровень О, устанавлива , тем сгамь1м режим параллельной записи, а на информационные входы P, счетчика 26 двоичный код числа 2, т.е. код 0100.,

Дл  записи двоичного значени  начального числа регистра 27 сдвига группы устанавливаютс  в реж1-гм после . довательного занесени  со сдвигом : информации вправо. Пред этим регист- 5 ры 27 группы устанавливаютс  , подав через вход 17 устройства на входы установки в О уровень О. Через вход 17 устройства на управл ющие входы V, регистров 27 группы подаетс  уровень О, на входы V - уровень 1, а на соответствующие информационные входы D |. - двоичный код начального числа, который записьшаетс  подачей тактового импульса на синхровходы регистров 27 группы.

На группе регистров 5 задаетс  число N - условна  веро тность, ве- л гчина которого лежит в пределах от О до 2 -1. Если сумма чисел, подаваема  на входы К-разр дного сумматора 6, меньше 2-1, то на выходе переноса сумматора 6 будет нуль, если сумма больше 2 -1, то на выходе переноса сумматора 6 будет еди ница. Так как веро тность по влени  любого числа на выходе генератора 7 равна 1/2, то веро тность по влени  единицы на выходе перенос  сумматора 6 будет равна N/2 . Таким образом, числа N;, наход щиес  в задающем регистре 5, позвол ют.-формировать на выходах сумматора 6 двоичные последовательности с веро тностью по влени  нулей или единиц с наперед заданной точностью, равной 1/2Ч

По-йходу 17 записываетс  в регистры 27 двоичное значение начального

5

числа Sg, определ ющего веро тностные характеристики на выходах мультиплексора 8 9 а по входу 16 - двоичный код 0100, обеспечивающий услови  дл  выполнени  тактов начальной установки устройства.

Устройство работает следующим образом.

, Пусть задано множество М, где М i 2 последовательностей .двоичных кодов - правила подстановок, и в этом множестве каждому правилу подстановок соответствует свое двоич14447816

определенности находитс  в нулевом состо нии, в регистры группы 27 записано начальное значение двоичного

числа, в счетчик 26 блока 9 записан двоичный код числа 2,

По приходу сигнала Пуск (отри- дательной пол рности в случае исполь зовани  перечисленных ранее компо- 10 нент) триггер 15 устанавливаетс  в единичное состо ние.

Единичный сигнал с пр мого выхода триггера 15 поступает через . вход пуска генератора 1 на вход эленоё число из числовой последователь- 15 меНта И 19, вход установки тригности 0,1,,. ., Пусть также дл  всех правил подстаиоьок определены М одномерных законов распределени  веро тностей Р,- , т.е. веро тность перехода определенного сложени  событи  (последовательность двоичных кодов). С |. за один такт из состо ни  S. в состо ние S;, где

гера 20 и вхЬд злемента И-НЕ 21. . Синхроимпульс на выходе элемента И-НЕ 21 начнет вырабатыватьс  в момент пе- репада импульса на выходе генерато- 20 ра 18 из состо ни  О в 1. При этом на первом и втором выходах генератора 1 начинают вырабатьтатьс  синхросигналы со скважностью два..

Сигнал с первого выхода генератоСигнал с первого выхода генерато

Sj ,S: Eip,1...,2 } : i, j, t 0, 25 pa 1 через демультиплексор 12 инициирует работу генератора 7 псевдослучайных чисел и через элемент ИЛИ 25 осуществл ет сдвиг влево информа ции, записанной в регистрах 27 групп

nn

.

Количество распределений лишь в самом общем случае будет равно числу цепочек С, которое равно . Во многих практически важных случа х распределени  дл  некоторых цепочек могут отсутствовать, а дл  некоторых Ееиочек распределени  могут совпадать . Поэтому число М различных распределений удовлетвор ет соотношени  М 2. При этом количество регистров кода в группе 5 будет соответствоват значению М, т.е. имеем -оптимальные аппаратурные затраты.

Каждому состо нию S; ставитс  в соответстйие п-разр дное двоичное число (Ь е ), bo - старший разр д числа, из числовой последовательности О, 1..о... .

Блок 9 стековой пам ти предназначен дл  промежуточного хранени  двоичных чисел. Блок 9 стековой пам ти работает по принципу первым вошел - последним вьппел. Поэтому при записи правила подстановки необходимо учитьюать, что первым из блока 9 стеТаким образом, на вход узла 30 пам ти блока 10 поступает двоичное число, которое сформировано со знаковой пам ти будет считано двоичное

число bg...Ь„,  вл ющеес  последним .gg чением условных веро тностей, опрев записи. дел емых двоичным кодом, выбранным .

В начальный момент времени до прихода первого тактирующего сигнала от генератора 1 счетчик 29 блока 10 дл 

из блока 9 пам ти. Это двоичное чис ло определ ет старшие разр ды адрес последовательности двоичных кодов.

числа, в счетчик 26 блока 9 записан двоичный код числа 2,

По приходу сигнала Пуск (отри- , дательной пол рности в случае использовани  перечисленных ранее компо- нент) триггер 15 устанавливаетс  в единичное состо ние.

Единичный сигнал с пр мого выхода триггера 15 поступает через . вход пуска генератора 1 на вход элегера 20 и вхЬд злемента И-НЕ 21. . Синхроимпульс на выходе элемента И-НЕ 21 начнет вырабатыватьс  в момент пе- репада импульса на выходе генерато- ра 18 из состо ни  О в 1. При этом на первом и втором выходах генератора 1 начинают вырабатьтатьс  синхросигналы со скважностью два..

Сигнал с первого выхода генератоpa 1 через демультиплексор 12 иниpa 1 через демультиплексор 12 ини

циирует работу генератора 7 псевдослучайных чисел и через элемент ИЛИ 25 осуществл ет сдвиг влево информации , записанной в регистрах 27 группь1,р

тем caTdbJM считыва  верхнее двоичное число из блока 9 стековой пам ти. Это число поступает на управл ющие входы мультиплексора 8 и переключает соответствующую группу информационных входов на его выходы, .

Сигнал с первого выхода генератора 1 подаетс  на счетный вход (-1) счетчика 26, уменьша  его содержимое на единицу. .

Псевдослучайные числа, формируемые в любых К разр дах регистров . сдвига генератора 7, подаютс  на один из входов К-разр дного сумматора 6, на другой вход сумматора 6 подаетс  посто нное число, задаваемое регистром 5.1,-где i - двоичное число, подаваемое на управл ющий вход мультиплексора 8 (в данный момент време-. ни значение i определ етс  двоичным

числом, считываемым из блока 9 стековой пам ти).

Таким образом, на вход узла 30 пам ти блока 10 поступает двоичное число, которое сформировано со знаиз блока 9 пам ти. Это двоичное число определ ет старшие разр ды адреса последовательности двоичных кодов.

7

в то врем  как двоичное значение на выходах счетчика 29 определ ет кпад шие разр ды этого адреса. Далее на выходах узла 30 пам ти по вл етс  соответствующее значение составл ющей пос ледовательности двоичных кодов.

В зависимости от логических аначений сигналов на первом и втором выходах узла 30 пам ти устройство будет работать в следующих трех режимах .

Режим первый - на первом и вто- ром выходах узла 30 пам ти соответственно О и 1, которые поступают на соответствующие управл ющие входы V иУ регистров 27 группы. Таким образом ,регистры 27 группы устанавливаютс  в режим сдвига информации вправо,

В первом режиме осуществл етс  считывание двоичного числа из блока 9 пам ти и просмотр следующего кода из блока 10.

О с первого выходаблока 10 переключает информационные входы де- мультиплексоров 14 и 13 соответственно на их первые выходы, а 1 с второго выхода блока 10 переключает информационный вход демультиплексора 12 на его второй выход и инфор- мационные входы демультиплексора 31 на nepBjno группу его выходов.

Сигнал с второго выхода тактового генератора 1 через мультиплексоры 13 и 14 поступает на вход элемента И 24 и блока 9 пам ти. Нулевой уровень на его втором инверсном входе разрешает прохождение сигнала с первого входа через элемент И 24 на суммирующий вход счетчика 26 и на первый вход элемента ИЛИ 25. При это счетчик 26 увеличивает свое содержимое на 1, а в регистрах 27 группы осуществл етс  сдвиг информации (содержимого) вправо и запись логи- ческих значений двоичного числа, ус- танавливаемых на. информационных вхо- дах D.

Сигнал с первого входа генератора 1 поступает через демультиплексор 12 на вход элемента И 28 и разрешаемый уровнем 1 на его первом входе поступает на счетный вход (1) счетчика 29. На выходах счетчика 29 у5танав- ливаетс  увеличенный на единицу код,

который поступает на группу.адресных входов узла ЗО пам ти, на выходах которого по вл етс  соответствующий двоичный код. ,

0

; 5

0 .

5 0

0 5 ; i

5

0

5

Режим второй - 1 на первом и втором выходах блока 10.

В этом режиме осуществл етс  счи тывание пары , из блoka .10, формирование на выходе блока 11 (и таким образом на вьгходе устройства) последовательности логических значений одноразр дного символа а и просмотр следующего кода из блока 10,

Уровень 1 с первого выхода блока 10 подаетс  на управл ющий вход , демультиплексора 31, переключа  информационные входы на вторую группу его выходов, и подключает информационные входы демультиплексоров 13 и 14 на их вторые выходы. Пр,и этом на второй группе выходов блока 10 грамматических подстановок устанавливаетс  значение бита а и соответствующее значение адреса Ац, по которому должен быть подан данный бит а,

Синхросигнал с второго выхода тактового генератора 1 через демультиплексор 13 поступает на вход блока 11, преобразу  код, поданный на его информационные входы с второй группы выходов блока 10, в сигнал на выходе, который инициирует соответствующий триггер группы 35 и на выходе которого устанавливаетс  соответствующее значение (бит.) а.

Очередной импульс с первого выхода тактового генератора 1 поступает на счетный вход счетчика 29, на выходе которого устанавливаютс  увеличенные на единицу значени  младших разр дов адреса соответствующей последовательности .

Режим третий: окончание считывани  правила подстановки из блока 10 - 1 на первом выходе и О на втором выходе блока 10, который поступает соответственно на управл ющие входы V, и Vj регистров 27 сдвига группы

(регистры 27 группы готовы к сдвигу информации влево), Уровень О с второго выхода блока 10 переключает информационные входы демультиплексоров 12 и 13 на их первые выходы.

. Синхроимпульс с второго выхода тактового генератора 1 через демуль- типлексоры 13 и 14 поступает на вход установки в О R счетчика 29, обнул   его. . . Очередной импульс с первого выхода тайтового генератора 1 через де- мультшшексор 12 инициирует работу генератора 7 псевдослучайных чисел

и через элемент ИЛИ 25 осуществл ет сдвиг влево информации,записанной в регистрах 27 сдвига группы, тем самым считыва  верхнее двоичное число из блока 9 стековой пам ти. Это двоичное число поступает на управл ющие входы мультиплексора 8 и переключает соответствующую группу информационных входов на выходы. Псевдослучай ные числа, формируемые в любых К разр дах генератора 7 псевдослучайных чисел, подаютс  на один из входов К- разр дного сумматора 6, На другой вход сумматора 6 подаетс  посто нное число, задаваемое одним из регистров 5 кода группы. Данньй двухфазный мно горежимНый процесс продолжаетс  до ;тех пор, пока из регистров 27 сдвига группы не будет считано последнее двоичное число. При этом счетчик 26 обнулитс  и при подаче тактирующего импульса на второй вход (-I) счетчика 26 на выходе заема сформируетс  импульс. Этот импульс переключит вы- ход триггера 15 в состо ние О, который запрещает прохождение импульсов через элемент И 19 генератора 1. Таким образом, на выходе устройства формируютс  последовательности событий - функционально полна  тесто ва  программа, в соответствии с законом распределени  условных веро тностей , причем последовательности событий .могут иметь различную длину. Конечность генерируемых последовательностей определ етс  количеством двоичных чисел, записываемых во врем  работы устройства в блок 9 пам ти.

Фор мула- изобретени 

Устройство дл  формировани  тестов , содержащее блок-пам ти, генератор псевдослучайных чисел, генера- тор тактовых импульсов, мультиплексор , блок дешифрации и триггер пуска , отличающеес  тем, что, с целью расширени  области применени  путем обеспечени  возможности синтеза тестов дл  дискретных объектов типа микропроцессор, уст: ройство содержит два коммутатора, блок стековой пам ти, группу суммато; ров по модулю два и группу регистров причем выходы регистров группы соединены с информационными входами мультиплексора, управл ющий вход которого соединен с первым выходом бло

g 0 5 о

0

5

0

5

ка стековой пам ти, второй выход которого соединен с входом сброса триггера пуска, вход установки которого соединен с входом пуска устройства, выход триггера пуска соединен с входом пуска генератора тактовых импульсов , первый и второй выходы которого соединены с первым и вторым управл кь ющими входами первого коммутатора соответственно , первый информационный вход которого соединен с первым выходом блока пам ти и с входом разрешени  блока стековой пам ти, первый выход коммутатора соединен с синхро- входами генератора псевдослучайной последовательности и блока стековой пам ти,вход сброса которого соединен с входом сброса устройства,к входу начат льных условий которого подключена перва  группа информационньгх входов блока стековой пам ти, выходы мультиплексора соединены с первыми входами соответствующих сумматоров по модулю два группы, вторые входы которых соединены с выходами генераторов псевдослучайных чисел, выход первого сумматора по модулю два группы соединен с входом разрешени  записи блока пам ти и с входом синхронизации первого коммутатора, выходы которого соедине- ны с адресными входами блока пам ти , вход синхронизации которого соединен с первьп- выходом второго коммутатора, второй выход которого соединен с входом синхронизации бло ка стековой пам ти, вход записи которого соединен с третьим выходом второго коммутатора, перва  и втора  группы выходов блока пам ти соединены с группой информационных входов блока дешифрации и с второй группой информационных входов блока стековой пам ти соответственно, вход синхронизации блока дешифрации соединен с четвертым выходом второго коммутатора выходы сумматоров по модулю два группы с второго по (п+1)-й (где п - длина тестовой последовательности) соединены с информационными входами перзвого коммутатора, выходы блока дешифрации  вл ютс  выходгши устройства , втора  группа информационных входов блока стековой пам ти соединена с третьей группой выходов блока пам ти и с группой информаци- онных входов второго коммутатора,четвертый выход которого соединен с входом блокировки блока стековой пам ти.

OmiS

Фиг. 5

ffrnS,

Вт 12

На в

3Q

j;

: «ап

На ЗЛ13 ,l2

Фиг.$

fw

(7m/ 0m 9

OmW

35

Hal

36

Has

9и.г. 7

Фиг. 8

Claims (1)

1. Формула- изобретения

   Устройство для формирования тестов, содержащее блок-памяти, генератор псевдослучайных чисел, генератор тактовых импульсов, мультиплексор, блок дешифрации и триггер пуска, отличающееся тем, что, с целью расширения области применения путем обеспечения возможности синтеза тестов для дискретных объектов типа микропроцессор, уст: ройство содержит два коммутатора, блок стековой памяти, группу суммато; ров по модулю два и группу регистров,: причем выходы регистров * группы соединены с информационными входами мультиплексора, управляющий вход которого соединен с первым выходом бло ка стековой памяти, второй выход которого соединен с входом сброса триггера пуска, вход установки которого соединен с входом пуска устройства, ⁵ выход триггера пуска соединен с входом пуска генератора тактовых импульсов, первый и второй выходы которого соединены с первым и вторым управляю3 0 ющими входами первого коммутатора соответственно, первый информационный вход которого соединен с первым выходом блока памяти и с входом разрешения блока стековой памяти, первый

   35 выход коммутатора соединен с синхровходами генератора псевдослучайной последовательности и блока стековой памяти,вход сброса которого соединен с ’ < входом сброса устройства,к входу начаг 2Q льных условий которого подключена первая группа информационных входов блока стековой памяти, выходы мультиплексора соединены с первыми входами соответствующих сумматоров по модулю два

   25 группы, вторые входы которых соединены с выходами генераторов псевдослучайных чисел, выход первого сумматора по модулю два группы соединен с входом разрешения записи блока па30 мяти и с входом синхронизации первого коммутатора, выходы которого соединены с адресными входами блока памяти, вход синхронизации которого соединен с первым выходом второго

   35 коммутатора, второй выход которого соединен с входом синхронизации блока стековой памяти, вход записи которого соединен с третьим выходом второго коммутатора, первая и вторая

   40 группы выходов блока памяти соединены с группой информационных входов блока дешифрации и с второй группой информационных входов блока стековой памяти соответственно, вход сйнхро45 низации блока дешифрации соединен с четвертым выходом второго коммутатора, выходы сумматоров по модулю два группы с второго по (п+1)-й (где η длина тестовой последовательности)

   50 соединены с информационными входами первого коммутатора, выходы блока дешифрации являются выходами устройства, вторая группа информационных входов блока стековой памяти соединена с третьей группой выходов блока памяти и с группой информационных входов второго коммутатора четвертый выход которого соединен с входом блокировки блока стековой памяти.

   F~““ “η

   Фие.к

   От 13

   От JO

   Фиг 5

   Oml

   От 3

   НЫ

   НаЗ

   Фи,г. 7 на 9

   На И