SU824312A1 - Посто нное запоминающее устройство - Google Patents
Посто нное запоминающее устройство Download PDFInfo
- Publication number
- SU824312A1 SU824312A1 SU792782418A SU2782418A SU824312A1 SU 824312 A1 SU824312 A1 SU 824312A1 SU 792782418 A SU792782418 A SU 792782418A SU 2782418 A SU2782418 A SU 2782418A SU 824312 A1 SU824312 A1 SU 824312A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- input
- inputs
- output
- outputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение относитс к вычислительной технике и может быть использовано в запоминающих устройствах ЦВМ с параллельной обработкой информации Известно nocTosfflHoe запоминающее устройство с выдачей информации в парал лельном коое, содержащее регистр адреса с многсюхоцовыми элементами ИЛИ на его выхоцах, счетчик с элементами И на его выходах кольцевые переучетные схемы, общий элемент или, схему пуска и осатHOBatl Недостатком устройства вл етс низ кое быстродействие, которое определ етс временем заполнени кодового счетчика. Известно также посто нное запоминаю шее устройство с выдачей инффмацивг в параллельном коде, содержащее регистр )вса, соединенный через дешифратор с адресными шинами, кольцевые перёсчетныг блоки, кодовый счетчик, разр дные выходы которого подсоединены к первым входам ёыходных элементов И, мнотчщхо овые элементы ИЛИ, соединенные по входам с адресными шинами и по выходам с соответстйутошими элементами кольц ых пересчетных блоков, выходы которых подключены ко вхооам элемента И, выход которого подключен через линию задержки к шине установки в исходное состо ние и ко вторым взtoдaм выходных элементов ИГ21, Однако устройство характеризуетс невысоким быстродействием, которое определ етс временем заполнени кодового счетчика, где формируетс считываемое слово. В известных устройствах максимальное врем достигает I тактов, (где 4 - разр дность записанных в yci ройство чисел). Наиболее близким к предлагаемому по технической- сущности ап егс посто нное запоминающее устройство, содержащее регистр адреса, информапионный вход которого соединен с адресной шиной устройстза , а выход - со входом дешифратора адipeca , выходы которого соединены с соот3В ветствуюшими входами элементов ИЛИ,. первой группы, выходы которых соепинены с инфор1мационными входами пересчегного блока, установочный вход которого-соединен с шиной установки в исходное состой ние устройства, с установочными входами регистра адреса и блока пуска и останогьа , и с выходом элемента задержки, а счетный вход - с выходом первого элемента И, первый вход которого соединен с первым входом второго элемента И и с выходом блока пуска и останова, вход которого соединен с шиной пуска и останова устройства, второй вход - со втором входом второго элемента И и с выходом .генератора, инвертор, вход которого соединен с выходом пересчетного блока, входом элемента задержки и с первыми входами m элементов И (г дет-количество групп сштьюаемых слов), а выход -с третьим входом второго элемента И, выход которого соеаанен с тактовым входом кольцевого регистра сдвига на п разр дов (где п - разр дностьсчитьюаемы слов), установочный вход которого соеди нен с выходом элемента задержаки шины опроса разр дных слоев - с выходами элеMe iTOB И, вторые входы которых соединены с вы.- 1дами второй группы элементов ИЛИ входы которых соединены с выходами дешифратора адреса, выходы элементов ИЛИ третьей группы соединены с информ цинными выходами устройства, а их вход соответственно с одноименными разр дными входами кольцевого регистра а сдвига ГЗ. Однако.устройство характеризуетс также невысоким быстродействием, определ емым временем выборки из кольцево- , го регистра сдвИГа, и наибольшее врем выборки равно п тактам (где и - раар дностъ загшсанных в устройство чисел). Целгз изобретени - повышение быстро действи устройства. Поставленна цель достигаетс тем, что в посто нное запоминающее устройст содержащее регистр адреса, информационный вход которого соединен с ащэесной шиной устройства, а выход - со в содом дешифратора адреса, выход которого соеоинен с соответствующими входами элементов ИЛИ первой группы, выход одног из элементов ИЛИ первой группы соединен с соответствующим информационным входом пересчетного блока, установочный вход которого соединен с шиной установки в исходное состо ние, с усганрвоч- ными входами регистра адреса, блока 24 пуска и останова и с выходом элемента задерх ки, а счетный вход- с выходом первого элемента И, первый вход KtJTOporo соедашен с первым входом второго элемента И невыходом блока пуска и останова, вход которого соединен с шиной пуска и останова устройства, второй вход - со вторым входом второго элемента, И и с выходом генератора, инвертор,, вход которого соединен с выходом пересчетного блока, входом элемента задержки и с одними входами третьего и четвертого элементов И, а выход - с третьим входом второго элемента И, выход которого соепинен с инверсным тактовым входом 1 ольцевого регистра, установочный вход которого соединен с выходом элемента задерж-ки , один из входов кольцевого регистра . соединены с выходами третьегои четвер-того элементов И,, другие входы которых соединены с выходами элементов ИЛИ второй группы, выходы элементов ИЛИ третьей группы подключены к информационным вьЕходам устршйства, а их; выходы - к оцнонменным разр дным выходом кольцевого регистра сдвига, в него введены аопол1штельные группы элементов ИЛИ, элементы ИЛИ, дополнительные элементы И, вьосод первого дополнительного элемента И соединен с пр мым тактовым входом кольцевого регистра сдвига,- первый вкод - с выходом блока пуска и останова , второй вход - с выходом генератора, третий вход - с.выходом инвертора, четвертый - с выходом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с четвертым входом второго элемента И, а входы- с выходами элементов ИЛИ nspBolJ группы, кроме первого, и первыми входами элементов ИЛИ первой дополнительной группы, выходы которых соединены с информационными входами пересчетного блока, вторые входы элементов ИЛИ первой дополнительной группы соединены со входами первого элемента или и выходами элементов ИЛИ второй дополнительной группы, входы которых соединены с соответствующими выходами дешифратора адреса, одни входы второго и третьего дополнительных элементов И соединены со входом инвертора, другиечерез третьи и четвертые элементы ИЛИ соединены с соответствующими выходам дешис ратор адреса, а выходы - с другими входами кольцевого регистра сдвига. Такое устройство позвол ет увеличить быстродействие по сравнению с известным устройством, так как наибольшее врем 5ё выборки, опреаел емое при временной выборке из кольцевого регистра сцвига, равно тактам при и четном тактам,при rt нечетном (гце п - разр дность ;записанных в устройство чисел); На ф г. 1 преаставлена блок-схема устройства Hia 32 восьмиразр дных двоичных числа; на 4нг. 2 - временна диаграм ма работы устройства. Посто нное запоминающее устройство сод ержит регистр 1 адреса, адресную шину 2 устройства, аешифратор 3 адреса, первую группу элементов ИЛИ 4, пере сытный блок 5, состо щий из элементов 6 пам ти, шину 7 установки устройства в исходное .cocTosfflHe, блок 8 пуска и останова , элемент 9 задержки, первый элемент И 10, второй элемент И II, генератор 12,.шину 13 пуска и останова устройства, инвертор 14, третий и четвер тый элементы И 15, кольцевой регистр 16 сдвига, входы 17 кольцевого регист ра опроса разр дных слов в пр мом коие вторую группу элементов ИЛИ 18, треть группу элементе ИЛИ 19, элементы 2О пам ти кольцевого регистра сдвига, первый дополнительный элемент И 21, первый элемент 22 ИЛИ, второй элемент ИЛИ 23, первую дополнительную группу элементов ИЛИ 24, вторую дополнительную группу элементов ИЛИ 25, второй и трети дополнительные элементы И 26, третИй и четвертый элемент ИЛИ 27, входы 28 кольцевого регистра (шины) опроса разр дных слов в инверсном коде. Кольцевой регистр 16 спвига предназ начен дл записи начального кода числа, определ емого подсоединение 1 инфсрмаци онньк входов кольцевого регистра 16 сдвига с установочным входом, и вл ет накопителем информации. Измен соотве ствующим образом соединение информаци ных входов с установочным входом, можно измен ть записываемые на 1альные КОДУ чисел, тем самым записывать устройство новый массив чисел. Группы элементов ИЛИ 4,18,25 и 27 предназначены дл организации .произвольной выборки слов по данному апресу путем подсоединени входсе этих элементов к выходам дешиф ратора 3 адреса... Посто нное запоминающее устройство работает следующим образом. В исходном состо нии в регистре 1 адреса и пересчетном блоке 5 записан нулевой код числа, а в кольцевом регистре 16 сдвига - начальный код числа. При подаче кода адреса на адресную шину 2 26 устройства возбуждаетс один выход дешифратора 3 ащэеса, с которого раарешагущий сигнал либо через элементы ИЛИ . 4 и 24, либо через элементы ИЛИ 25 и 24 поступает не информационный вход элемента пам ти пересчетного блока 5, с того же выхода дешифратора 3 адреса разрешающий сигнал либо через элементы ( ИЛИ 4, кроме первого, и элемент ИЛИ 23 поступает на цополнительный вход второго элемента И 11, либо через эле менты ИЛИ 25 и элемент ИЛИ 22 поступает на четвертый вход элемента И 21, а через элементы ИЛИ 18 и 27 на вто-.. рой вход одного из элементов И 15 или 26. С приходом .импульса с генератора 12 на вторые входы элементов И 10, 11 и 21 и сигнала с шины 13 пуска и останова устройства через блок 8 пуска и останова на первые входы элементов И 10, Ни 21, на выходе элемента И 10 и на выходе элементов И 11 или 21, формируютс сигналы, по которым в подготовленный элемент 6 пам ти записываетс 1, а в кольцевом регистре 16 сдвига информации сдвигаетс на один разр д либо влево, либо вправОо С приходом каждого еле дующегоимпульса с генератора 12 в пересч4тном блоке 5 переноситс в последующий элемент 6 пам ти, а в кольцевом регистре 16 сдвига информаци совигаетс на один разр д. Сигнал, сформировавшийс на выходе пересчетного блока 5, поступает через инвертор 14 на третий вход элементов И 11 и 21 закрыва их, и на первые входы элементов И 15 и 26, формиру на соответствующей шине опроса разр гьных слов импульс считывани из элементов 2О пам ти информации записанной в них к этому моменту времени, котора через элементы ИЛИ 19 поступает на информационные выходы устройства. Сигнал с выхода Пересчетного блока 5 через элемент 9 задержки производит установку элементов устройства в исходное состо ние , и устройство готово к следующему обращению. В устройстве количество разр дов регистра сдвига ИП равно п-р , где п - разр дность чисел, а ,2,3..., позвол ет хранить а.пр vmgvTT Количество тактовых импульсов, которое требуетс произвести дл выборкр любого числа, равно К, при h четном и К$2 при у нечетном. В качестве начального кода числа может быть использован, нащ)имер код ориентированного цикла, образсюанный ориентированным эйлеровым графом.
В некоторых случа х инфЛрмацию удобно представл ть в виде нескольких коцс в ориентированных циклов. Тогда регистр 16 должен состо ть из нескольких независимых кольцевых регистров сдвига.j
Claims (3)
1.Авторское свидетельство СССР А , кл. Q 11 С 17/00, 1970.
2.Авторское свидетельство СССР М 337823, кл. G 11 С 17/00, 1970.
3.Авторское свидетельство СССР NJ 741321, кл. G 11 С 17/ОО, 1974 (прототип). Т Л
e-l
r
.-Г
г 9 e
Фиг. 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792782418A SU824312A1 (ru) | 1979-06-18 | 1979-06-18 | Посто нное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792782418A SU824312A1 (ru) | 1979-06-18 | 1979-06-18 | Посто нное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU824312A1 true SU824312A1 (ru) | 1981-04-23 |
Family
ID=20834744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792782418A SU824312A1 (ru) | 1979-06-18 | 1979-06-18 | Посто нное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU824312A1 (ru) |
-
1979
- 1979-06-18 SU SU792782418A patent/SU824312A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU824312A1 (ru) | Посто нное запоминающее устройство | |
GB1132284A (en) | Memory for a coherent pulse doppler radar | |
KR860003554A (ko) | 공유식 주메모리 및 디스크 제어기 메모리 어드레스 레지스터 | |
SU896621A1 (ru) | Устройство микропрограммного управлени | |
SU978196A1 (ru) | Ассоциативное запоминающее устройство | |
SU1765825A1 (ru) | Устройство дл подсчета числа нулей | |
SU610175A1 (ru) | Ассоциативное запоминающее устройство | |
US3652997A (en) | Control system for multiple signal channels | |
SU496604A1 (ru) | Запоминающее устройство | |
SU1524038A1 (ru) | Программируемый распределитель импульсов | |
SU693408A1 (ru) | Генератор псевдослучайных чисел | |
SU1444781A1 (ru) | Устройство дл формировани тестов | |
SU1037258A1 (ru) | Устройство дл определени количества единиц в двоичном коде | |
SU1361566A1 (ru) | Устройство адресации оперативной пам ти | |
RU1803909C (ru) | Устройство дл упор дочени массива чисел | |
SU686027A1 (ru) | Устройство дл определени экстремальных чисел | |
SU1206806A1 (ru) | Устройство дл редактировани списка | |
SU515154A1 (ru) | Буферное запоминающее устройство | |
SU849303A1 (ru) | Посто нное запоминающее устройство | |
SU1509871A1 (ru) | Устройство дл сортировки информации | |
SU1193812A1 (ru) | Преобразователь сдвига фазы в код | |
SU822292A1 (ru) | Посто нное запоминающее устройство | |
SU991421A1 (ru) | Генератор случайных чисел | |
SU565326A1 (ru) | Посто нное запоминающее устройство | |
SU1056269A1 (ru) | Ассоциативное запоминающее устройство |