SU1056269A1 - Ассоциативное запоминающее устройство - Google Patents

Abstract

1. АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок оперативной пам ти, выход которого подключен к первому входу блока сравнени , второй вход которого и вход блока сравнени   вл ютс  одними из входов устройства, одним из выходов которого  вл етс  выход блока сравнени , состо щего из регистра опроса, вход которого  вл етс  вторым входом блока сравнени , и последовательно соединенных логического блока и регистра результата поиска, выход которого  вл етс  выходом блока сравнени , первым входом которого  вл етс  один из входов логического блока, отл.ича.ющеес  тем, что, с целью повышени  быстродействи  устройства, в него введены счетчик импульсов, регистры сдвига, дешифратор и дополнительные блоки сравнени , первые входы которых подключены к выходу блока оперативной пам ти , вторые входы  вл ютс  одними из входов устройства, а выходы другими выходами устройства, третьи входы блоков сравнени  соединены с выходом счетчика импульсов, четвертые входы подключены к выходам дешифратора , входы которого соединены с выходами регистров сдвига, первые входы которых и вход счетчика соединены с одними из входов устройства, другие входьГ которого  вл ютс  вторыми входами регистров сдвига, причем в каждый блок сравнени  введен мультиплексор , один из входов которого подключен к выходу регистра опроса, другой вход  вл етс  третьим входом блока сравнени , а выход подключен к другому входу логического блока. 2. Устройство ПОП.1, отли (Л чающеес  тем, что блок оперативной пам ти содержит последоваС тельно соединенные основной и дополнительный накопители, дополнительный счетчик импульсов, триггер, элементы И, элементы ИЛИ и основной и дополнительный распределители И1 ульсов, входы которых подключены к выходам элементов И, а выходы - к одним из входов накопителей, выходы которых соединены с входами элементов ИЛИ, выходы которых  вл ютс  выходами блока, выход дополнительного накопител  соединен с другим входом основ ,ного накопител , выход дополнительного счетчика подключен к входу триггера , выходы которого соединены с первыми входами элементов И, вторые входы которых и вход дополнительного счетчика ш/шульсов объединены и  вл ютс  входом блока.

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано при построении ассоциативных запоминающих устройств (АЗУ) большо емкости и ассоциативных параллельны процессоров в системах массовой обр ботки данных. Известно АЗУ, содержащее сдвиговый регистр признака опроса, выход которого подключен к одной группе в дов логи1еского блока, соединенного . с блоком детекторов, блок оперативной пам ти, подключенный к другой группе входов логического блока l Недостатком этого устройства  вл етс  последовательна  обработка запросов к ассоциативной пам ти, при которой каждое обращение к АЗУ зани мает весь цикл пам ти и следующий опрос может быть выполнен только после окончани  предыдущего. Наиболее близким техническим решением к изобретению  вл етс  АЗУ, содержащее .блок оперативной пам ти с последовательной по разр дам и па раллельной по словам выборкой, соето щей из множества по числу хранш .их слов рециркул ционных регистров сдвига, управл ющий вход которых соединен с входом тактовых импульсов устройства, блок сравнени , состо щий из регистра признака опро са, логического блока,одна группа входов которого подключена к выхода блока оперативной пам ти, а выходы к информационным входам блока детек торов 2 , Недостатком известного устройств  вл етс  низкое быстродействие, поскольку -в течение цикла пам ти может быть выполнен простой поиск дл  одного признака опроса, а дл  выпол нени  сложных поисков требуетс  нес колько циклов пам ти. Целью изобретени   вл етс .повышение быстродействи  ассоциативного запоминающего устройства. Поставленна  цель достигаетс  тем что, в. ассоциативное запоминак цее устройство, содержащее блок оперативной пам ти, выход которого подключен к первому входу блбка сравнени , второй вход которого и вход бло ка сравнени   вл ютс  одними из входов устройства, одним из выходов которого  вл етс  выход блока сравнени , состо щего из регистра опроса вход которого  вл етс  вторым входом блока сравнени , и последовательно соединенных логического блока и реги . стра результата поиска, выход которого  вл етс  выходом блока сравнеЛИЯ , первым входом которого  вл етс  один из входов логического блока, введены счетчик импульсов, регистры сдпига, дешифратор и дополнительные блоки сравнени , первые входы которых подк :почены к выходу блока оперативной пам ти, вторые входы  вл ютс  одними из входов устройства, а выходы - другими выходами устройства , третьи входы блоков сравнени  соединены с выходом счетчика импульсов , четвертые входы подключены к выходам дешифратора, входы которого соединены с выходами регистров сдвига , первые входы которых и вход счетчика соединены с одними из входов устройстЕ а, другие входы которого  вл ютс  вторыми входами регистров сдвига , причем в каждый блок сравнени  введен мультиплексор, один из входов которого подключен к выходу регистра опроса,другой вход  вл етс  третьим входом бхюка сравнени ,а выход подключен к другому входу логического блока. При этом-блок оперативной пам ти содержит последовательно соединенные основной и дополнительные накопители , дополнительный счетчик импульсов , триггер, элементы И, элементы ИЛИ и основной и дополнительный распределители импульсов, входы которых подключены к выходам элементов И, а выходы - к одним из входов накопи- , телей, выходы которых соединены с входами элементов ИЛИ, выходы которых  вл ютс  выходами блока,выход дополнительного накопител  соединен с другим входом основного накопител , вь1ход дополнительного счетчика подключен к входу триггера, выходы которого соединены с первыми входами элементов И, вторые входы которых и вход дополнительного счетчика импуль .сов объединены и  вл ютс  входом блока. На фиг. 1 изображена.структурна  схема предложенного АЗУ; нафиг. 2 и 3 возможные примеры выполнени  блока . , оперативной пам ти с последовательной по разр дам и параллельной по словам выборкой. АЗУ содержит (фиг.1) блок 1 оперативной пам ти, счетчик 2 импульсов, дешифратор 3, группу регистров 4 сдвига, управл ющие входы котсфых, а также вход счетчика 2,и регистров 4 подключены к управл кедему входу 5 устройства, блоки 6 сравнени , каждый из которых состоит из регистра 7 опроса, логического блока 8, регистра 9 результата поиска (индикатора) и мультиплексора 10. Блок 1 оперативной пам ти с последовательной по разр дам и параллельной по словам выборкой получил свое название в соответствии со способом организации выборки информации в нем, т.е. функциональным назначением . На фиг, 2 этот блок изображен в виде множества рециркул ционных регистров 11 сдвига. Другой вариант блока 1 (фиг. 3) .включает основной 12 и дополнительный 13 накопители пам ти, выполненные на запоминаклдих элементах с разрушанжцим считыванием, элементы ИЛИ 14, дополнительный счетчик 15 импульсов, триггер 16, первый 17 и второй 18 элементы И, основной 19 и дополнительный 20 распределители импульсов. Устройство имеет входы 21 и 22 и выход 23, Устройство работает следующим об разом. Пусть в исходном состо нии счетчик 2, регистры 4 установлены -в сос то ние О. На выходе 22 устройства зафиксирован код запроса на проведе ние ассоциативного поиска, признак которого записан в регистр 7 соотве ствующего блока 6, а все индикаторы 9 данного блока 6 наход тс  в состо  нии 1. При этом О регистров 4 имеют разр дность т; в частности, при двоичном кодировании величина I (разр дность кода запроса) .определ етс  из равенства г log2N ; п 2, где J - -наименьшее целое число удовлетвор ющее условию е logjN; N - Верхн   граница числа одн временно обрабатываемых запросов к АЗУ . Нулевое состо ние регистров 4 означает , что запросов к АЗУ нет. Работа устройства начинаетс  с приходом первого тактового импульса на вход 5. При этом счетчик 2 устанавливаетс  в состо ние 1, в.регистрах 4 происходит сдвиг информации на 1 разр д вправо, так что в первые разр ды всех регистров 4 ока зываетс  записан код обрабатываемог запроса (в первый регистр - первый разр д кода, во второй - второй раз р д кода и т.д.). На этом же такте в соответствие с состо нием счетчик 2 на один из входов логического бло ка 8 соответствующего блока 6 посту пают первые разр ды всех слов из ма сива пам ти блока 1, а на другие вх ды через мультиплексор 10 - первый разр д признака опроса из регистра 7. Блок 8 реализует логическую функ цию сложени  по модулю два. Несовпа дение кода признака опроса с содержимым  чеек блока 1 устанавливает соответствующие индикаторы 9 в состо  ние О. Далее измен етс  состо ние счетчика 2 и происходит сравнение следующего разр да признака опроса и содержимого  чеек пам ти блока 1, при этом в регистре 4 происходит очередной сдвиг на 1 разр д вправо одержимого регистров (пp отсутстии кода запроса в первые разр ды аждого регистра 4 записываютс  О). Устройство работает таким образом m тактов, пока не будет проведено сравнение всех разр дов признака опроса с хранимой в блоке 1 информацией . На т-м такте на вход дешифратора 3 поступает код обработанного запроса и на соответствующем выходе дешифратора 3 по вл етс  сигнал , фиксирующий состо ние всех индикаторов 9 данного блока 6. Таким образом, в конце цикла ассоциативной выборки состо ние 1 наблюдаетс  только в тех индикаторах 9, в которых имелось полное совпадение кодов ассоциативных  чеек с признаком опроса. Работа предложенного устройства не измен етс  и при наличии нескольких обращений к АЗУ. Дл  каждого нового признака опроса на некотором такте ассоциативного поиска происходит начальна  установка кода зашроса на вход 22, что определ ет выбор соответствующего блока 6, и выполн ютс  запись признака опроса в регистр 7 и установка всех индикаторов 9 в состо ние 1. Обработка данного запроса к АЗУ начинаетс  с приходом очередного тактового импульса и происходит аналогично указанному независимо от состо ни  выполнени  ассоциативного поиска в других блоках 6 . Единственное имеющее место отличие заключаетс  в том, что дл  последующих обращений сравнение признака опроса и кодов хранимых слов происходит не с первого (как раньше)а с некоторого последующего разр да. Такое изменение оказываетс  возможным, поскольку последовательность выполнени  операций поразр дного сравнени  при простом поиске  вл етс  произвольной . Рассмотрим работу устройства, когда блок 1 оперативной пам ти выполнен на динамических МДП-схемах (фиг. 3). При этом используютс  накопители пам ти с динамическими запоминающими  чейками на ВДП-транзисторах с разрушением информации при считывании. В исходном состо нии информаци  записана в основном накопителе 12, а дополнительный накопитель 13 хранит нулевую информацию, триггер 16 находитс  в состо нии 1. Работа блока 1 начинаетс  с приходом на вход 5 тактовых импульсов , которые через элемент И 17 поступают на вход основного распределител  19 импульсов. При этом происходит последовательный опрос разр дных столбцов накопител  12, считанна  информаци  записываетс  в соответствующие разр ды дополнительного накопител  13 и одновременно поступает через элементы ИЛИ 14 на выход блока 1. По истечению тактов, когда прозведено сравнение всех разр дов признака опроса с хранимой в блоке 1 информацией, основной накопитель 12 оказываетс  в состо нии хранени  О, а вс  информаци  содержитс  в дополнительном накопителе 13. Сигнал переноса с выхода счетчика 15 переводит триггер 16 в состо ние О. В этом примере реализации блока 1 функции счетчиков 2 и 15 аналогичны и они могут быть совмещены. При сле дующем обращении к АЗУ информаци  в соответствии с поступающими через элемент И 18 на вход распределител  20 импульсами переписываетс  из накопител  13 в накопитель 12 и одновременно .поступает через элементы И 14 на выход блока 1. В целом АЗУ на МДП-схемах функционирует аналогично АЗУ на рециркул ционных регистрах 11 сдвига. Предложенна  структура (фиг. 3) позвол ет повысить быстродействие блока пам ти путем разнесени  в про странстве и совмещени  во времени операций чтени  и записи в основном и дополнительном накопител х. Кроме того, отпадает необходимость проведени  периодического цикла регенерации хранимой информации, как это обычно место дл  запоминающих устройств на динамических МДП-схемах, так как хранима  информаци  циклически перезаписываетс  между накопител ми. При этом в более общем случае выполнени  ассоциативного поиска логический блок 8 включает также операции маскировани , что позвол ет проводить сравнение только требуемых разр дов признака опроса и содержимого блока пам ти. Таким образом, предлагаемое устройство позвол ет применить дл  построени  АЗУ большой емкости запоминающие  чейки с разрушением информации при считывании на основе использовани  разработанной в промышленности элементной базы .микроэлектронных запоминающих устройств (динамические МДП-схемы, регистры сдвига на ПЗС и др.) и значительно повысить эффективное быстродействие вследствие возможности одновременного проведени  циклов простого поиска дл  р да признаков опроса.

L

Фаг. 2

Claims (2)

1. АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок оперативной памяти, выход которого подключен к первому входу блока сравнения, второй вход которого и вход блока сравнения являются одними из входов устройства, одним из выходов которого является выход блока сравнения, состоящего из регистра опроса, вход которого является вторым входом блока сравнения, и последовательно соединенных логического блока и регистра результата поиска, выход которого является выходом блока сравнения, первым входом которого является один из входов логического блока, отл.ича.ющееся тем, что, с целью повышения быстродействия устройства, в него введены счетчик импульсов, регистры сдвига, дешифратор и дополнительные бло.ки сравнения, первые входы которых подключены к выходу блока оперативной памяти, вторые входы являются одними из входов устройства, а выходы - другими выходами устройства, третьи входы блоков сравнения соединены с выходом счетчика импульсов, четвертые входы подключены к выходам дешифратора, входы которого соединены с выходами регистров сдвига, первые входы которых и вход счетчика соединены с одними из входов устройства, другие входы которого являются вторыми входами регистров сдвига, причем в каждый блок сравнения введен мультиплексор, один из входов которого подключен к выходу регистра опроса, другой вход является третьим входом блока сравнения, а выход подключен к другому входу логического блока.

2. Устройство по п.1, отличающееся тем, что блок оперативной памяти содержит последовательно соединенные основной и дополнительный накопители, дополнительный счетчик импульсов, триггер, элементы И, элементы ИЛИ и основной и дополнительный распределители импульсов, входы которых подключены к выходам элементов И, а выходы - к одним из входов накопителей, выходы которых соединены с входами элементов ИЛИ, выходы которых являются выходами блока, выход дополнительного накопителя соединен с другим входом основ,ного накопителя, выход дополнительного счетчика подключен к входу триггера, выходы которого соединены с первыми входами элементов И, вторые входы которых и вход дополнительного счетчика импульсов объединены и являются входом блока.

>