SU1444750A1 - Device for computing modulo of complex number - Google Patents

Device for computing modulo of complex number Download PDF

Info

Publication number
SU1444750A1
SU1444750A1 SU853975313A SU3975313A SU1444750A1 SU 1444750 A1 SU1444750 A1 SU 1444750A1 SU 853975313 A SU853975313 A SU 853975313A SU 3975313 A SU3975313 A SU 3975313A SU 1444750 A1 SU1444750 A1 SU 1444750A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
adder
modulo
inputs
Prior art date
Application number
SU853975313A
Other languages
Russian (ru)
Inventor
Александр Валентинович Дрозд
Евгений Леонидович Полин
Владимир Николаевич Лацин
Виктор Алексеевич Кравцов
Валерий Владимирович Лебедь
Original Assignee
Специальное Проектно-Конструкторское Бюро "Дискрет" Одесского Политехнического Института
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Специальное Проектно-Конструкторское Бюро "Дискрет" Одесского Политехнического Института filed Critical Специальное Проектно-Конструкторское Бюро "Дискрет" Одесского Политехнического Института
Priority to SU853975313A priority Critical patent/SU1444750A1/en
Application granted granted Critical
Publication of SU1444750A1 publication Critical patent/SU1444750A1/en

Links

Landscapes

  • Error Detection And Correction (AREA)

Description

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислител х автономно или в качестве функционального расширител  в составе больших ЭВМ.The invention relates to computing and can be used in specialized computers autonomously or as a functional expander as part of large computers.

Цель изобретени  - сокращение аппаратных затрат за счет формировани  контрольных сигналов без использовани  контрольньк разр дов аргументов.The purpose of the invention is to reduce hardware costs by generating control signals without using control bits of arguments.

На чертеже изображена функциональна  схема предлагаемого устройства.The drawing shows a functional diagram of the proposed device.

Устройство содержит первьй 1, второй 2 и третий 3 сумматоры, первый 4 и второй 5 коммутаторы, первый блок свертки по модулю три, блок 7 сумматоров по модулю два, второй блок 8 свертки по модулю три, сумматор 9 по модулю три, блок 10 сравнени , вход 11 первого аргумента, вход 12 второго аргумента, выход 13 модул  комплексного числа, контрольной выход 14 и выход 15 контрольных разр дов.The device contains the first 1, the second 2 and the third 3 adders, the first 4 and the second 5 switches, the first modular convolution block three, the modulo-two adders block 7, the second modular convolution block 8, the adder 9 modulo three, 10 comparison block , input 11 of the first argument, input 12 of the second argument, output 13 of the module of the complex number, control output 14, and output 15 of the control bits.

Устройство работает следующим образом .The device works as follows.

Через вход 11 первого аргумента на входы первого слагаемого первого сумматора 1 и на вход первого слагаемого третьего сумматора 3 поступает п-разр дна  мантисса « пр мого кода действительной части комплексного числа (п - 1) старших разр дов и .младший разр д мантиссы w поступает также соответственно на вход второго слагаемого второго сумматора 2 со сдвигом на один разр д вправо и на первый информационньй вход второго коммутатора 5.Through the input 11 of the first argument, the input of the first component of the first adder 1 and the input of the first component of the third adder 3 receives the n-bit of the mantissa of the "direct code of the real part of the complex number (n - 1) of the higher bits and the lowest bit of the mantissa w comes also, respectively, to the input of the second term of the second adder 2 with a shift of one bit to the right and to the first information input of the second switch 5.

Через вход 12 второго аргумента на инверсньй вход второго операнда первого сумматора 1 и на вход первого слагаемого второго сумматора 2 поступает п-разр дна  мантисса b пр мого кода мнимой части комплексного числа, (п - 1) старших разр дов и младший разр д мантиссы b поступает соответственно на вход второго слагаемого третьего сумматора 3 со сдвигом на один разр д вправо и на второй информационньй вход второго коммутатора 5. При этом первый сумматор 1 вычисл ет разность кодов а.- Ь, знак (ЗН) которой с выхода первого сумматора 1 поступает на управл ющие входы перво го 4 и второго 5 коммутаторов. - Второй сумматор 2 определ ет сумму Ml мантиссы b со сдвинутой на один разр д вправо мантиссой а : М2 b + у а.Through the input 12 of the second argument, the inverse input of the second operand of the first adder 1 and the input of the first term of the second adder 2 receive the n-bit of the mantissa b, the direct code of the imaginary part of the complex number, (n - 1) most significant bits and the younger of the mantissa b arrives respectively at the input of the second term of the third adder 3 with a shift of one bit to the right and at the second information input of the second switch 5. At the same time, the first adder 1 calculates the difference between the codes a.- b, the sign (GD) from the output of the first adder 1 on y The control inputs of the first 4 and second 5 switches. - The second adder 2 determines the sum of the Ml mantissa b with the mantissa a shifted one digit to the right: M2 b + y a.

Третий сумматор 3 вычисл ет сумму М2 мантиссы а со сдвинутой на один разр д вправо мантиссой b ; М2 The third adder 3 calculates the sum of the M2 mantissa and with the mantissa b shifted by one bit to the right; M2

а + Y Ь. a + y b.

Коды Ml и М2 с выходов второго 2 и третьего 3 сумматоров поступают на первьш и второй информационные входы первого коммутатора 4, кото- рьй транслирует на выход 13 устройства код Ml при ЗН 1 и код М2 при ЗН 0.Codes Ml and M2 from the outputs of the second 2 and third 3 adders arrive at the first and second information inputs of the first switch 4, which transmits the Ml code at 3N 1 and the M2 code at 3N to output 13 of the device.

Второй коммутатор 5 транслирует на выход младший разр д мантиссы при ЗН 1 или мантиссы b при .The second switch 5 transmits to the output the least significant bit of the mantissa at 3N 1 or the mantissa b at.

Дл  рычислений контрольных разр - Дов в КМ модул  комплексного числа М отметим, чтоFor the numbers of control gaps, the Dov in the CM module of the complex number M is noted that

М1 mod 3 (b + - а) mod 3- (b - а) mod 3; M1 mod 3 (b + - a) mod 3- (b - a) mod 3;

30thirty

М2 mod 3 (а + -J b) mod 3 (а - b) mod 3 -М mod 3M2 mod 3 (a + -J b) mod 3 (a - b) mod 3 -M mod 3

Таким образом, контрольные разр ды КМ могут быть получены путем анализа разности кодов а - Ь. Дл  этого разность кодов а - b с выхода первого сумматора 1 поступает на вход второго блока 8 свертки по модулю три.Thus, the control bits of a CM can be obtained by analyzing the difference between the codes a - b. For this, the difference between the codes a - b from the output of the first adder 1 is fed to the input of the second convolution unit 8 modulo three.

При: этом на выходе второго блока 8 свертки по модулю три вьфабаты- ваетс  контрольньш код КМ1 разности кодов а - Ь. Код КМ2 поступает на второй вход блока 7. На первьй вход блока 7 с выхода первого сумматора 1 поступает знак ЗН. При этом на выход блока 7 транслируетс  код Ш2 при.ЗН. О и код, равный КМ 2, при ЗН 1.Here: at the output of the second convolution unit 8 modulo three, the test code KM1 of the code difference a - b is overloaded. Code KM2 enters the second input of block 7. At the first input of block 7 from the output of the first adder 1 receives the sign ZN. At the same time, the code SH2 is transmitted to the output of block 7 at ZN. About and the code is equal to KM 2, with MN 1.

На входы сумматора 9 по модулю три поступают код с выхода блока 7 и тер емый младший разр д о или b с выхода второго коммутатора 5. Полученные на выходе сумматора 9 по модулю три контрольные разр ды КМ модул  комплексного числа М поступают на выход 15 контрольных разр дов устройства, а также на один из входов блока 10 сравнени . На другой вход блока 10 сравнени  приход тModulo three receives the inputs of the adder 9 with a code from the output of block 7 and a lost least significant bit o or b from the output of the second switch 5. Three control bits of the KM module of the complex number M obtained at the output of the adder 9 modulo 3 are fed to output 15 of the control bits device, as well as one of the inputs of the unit 10 comparison. To the other input of block 10, comparison arrivals

ного числа М.a number of M.

Блок 10 сравнени  сравнивает контрольные разр ды модул  комплексногоComparison unit 10 compares the check bits of the complex module.

бами, и вырабатывает сигнал контрол , свидетельствующий о правильности функционировани  устройства.Bami, and produces a control signal, indicating the correct functioning of the device.

Claims (1)

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА, содержащее три сумматора, два коммутатора, первый блок свертки по модулю три, блок сумматоров по модулю два, сумматор по модулю три, причем вход первого аргумента устройства соединен с входом первого слагаемого первого сумматора, инверсный вход второго слагаемого которого соединен с входом второго аргумента устройства, входы второго и первого аргументов устройства соединены с входами первых слагаемых соответственно второго и третьего сумматоров непосредственно и со сдвигом на один разряд в сторону младших разрядов с входами вторых слагаемых третьего и второго сумматоров соответственно, выходы второго и третьего сумматоров соединены с первым и вторым информационными входами первого коммутатора соответственно, управляющий вход которого соединен с выходом знакового разряда первого сумматора и с управляющим входом второго коммутатора, первый и второй информационные входы которого соединены с младшими разрядами входов первого и второго аргументов устройства соответственно, выход первого коммутатора соединен с входом первого блока свертки по модулю три и является выходом модуля комплексного числа устройства, выход знакового разряда первого сумматора соединен с первым входом блока сумматоров по модулю два, отличающееся тем, что, с целью сокращения аппаратных затрат за счет формирования контрольных сигналов без' использования контрольных разрядов аргументов, устройство содержит второй блок свертки по модулю три и блок сравнения, причем информационный выход первого сумматора соединен с входом второго блока свертки по модулю три, выход которого соединен с вторым входом блока сумматоров по модулю два, выход которого соединен с первым входом сумматора по модулю три, второй вход которого соединен с выходом второго коммутатора, выход сумматора по модулю три является выходом контрольных разрядов устройства и соединен с первым информационным входом блока сравнения, второй информационный вход которого соединен с выходом перйого блока свертки по модулю три, выход признака равенства блока сравнения является контрольным выходом устройства.DEVICE FOR CALCULATING THE COMPLEX NUMBER MODULE, containing three adders, two switches, the first convolution block modulo three, the adder block modulo two, the adder modulo three, and the input of the first argument of the device is connected to the input of the first term of the first adder, the inverse input of the second term of which connected to the input of the second argument of the device, the inputs of the second and first arguments of the device are connected to the inputs of the first terms of the second and third adders, respectively, directly and with a shift of one a discharge toward the lower digits with the inputs of the second terms of the third and second adders, respectively, the outputs of the second and third adders are connected to the first and second information inputs of the first switch, respectively, the control input of which is connected to the output of the sign bit of the first adder and to the control input of the second switch, the first and the second information inputs of which are connected to the least significant bits of the inputs of the first and second arguments of the device, respectively, the output of the first switch is connected to The first convolution block modulo three is the output of the module of the complex number of the device, the sign output of the first adder is connected to the first input of the adder block modulo two, characterized in that, in order to reduce hardware costs by generating control signals without the use of control bits arguments, the device contains a second convolution unit modulo three and a comparison unit, and the information output of the first adder is connected to the input of the second convolution unit modulo three, the output of which is single with the second input of the adder block modulo two, the output of which is connected to the first input of the adder modulo three, the second input of which is connected to the output of the second switch, the output of the adder modulo three is the output of the control bits of the device and connected to the first information input of the comparison unit, the second the information input of which is connected to the output of the first convolution unit modulo three, the output of the sign of equality of the comparison unit is the control output of the device. SU „ 1444750SU „1444750
SU853975313A 1985-11-14 1985-11-14 Device for computing modulo of complex number SU1444750A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853975313A SU1444750A1 (en) 1985-11-14 1985-11-14 Device for computing modulo of complex number

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853975313A SU1444750A1 (en) 1985-11-14 1985-11-14 Device for computing modulo of complex number

Publications (1)

Publication Number Publication Date
SU1444750A1 true SU1444750A1 (en) 1988-12-15

Family

ID=21204818

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853975313A SU1444750A1 (en) 1985-11-14 1985-11-14 Device for computing modulo of complex number

Country Status (1)

Country Link
SU (1) SU1444750A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113515259A (en) * 2021-05-24 2021-10-19 西安电子科技大学 Complex number approximate modulus realization circuit and method suitable for floating point format

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1104505, кл. G 06 F 7/38, 1983. . Авторское свидетельство СССР № 1193662, кл. G 06 F 7/38, 1984. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113515259A (en) * 2021-05-24 2021-10-19 西安电子科技大学 Complex number approximate modulus realization circuit and method suitable for floating point format

Similar Documents

Publication Publication Date Title
SU1444750A1 (en) Device for computing modulo of complex number
RU2034328C1 (en) Modulo m adder
SU1188731A1 (en) Device for adding n-digit numbers in redundant number system
SU1198511A1 (en) Device for summing binary numbers
RU2018923C1 (en) Modulo 2 subtraction and addition device
SU1137460A1 (en) Conveyer adder
SU1016779A1 (en) Computing device
SU1453400A1 (en) Accumulating adder
SU1465883A1 (en) Device for dividing numbers
SU868751A1 (en) Multiplier
SU1388850A1 (en) Device for modulo p addition and subtraction of numbers
SU1742814A1 (en) Computing device
SU1183959A1 (en) Device for summing numbers
SU1424011A1 (en) Associative adder
SU1283979A1 (en) Binary-coded decimal code-to-binary code converter
SU1442988A1 (en) Combination adder
SU1087990A1 (en) Device for raising to power
SU746505A2 (en) Device for raising binary numbers to the third power
SU1193663A1 (en) Adder for compressed codes
SU1756881A1 (en) Modulo arithmetic unit
SU1141402A1 (en) Array dividing device
SU1273918A1 (en) Adding-subtracting device
SU1019441A1 (en) Binary-decimal adder
SU1270757A1 (en) Device for taking sum of binary numbers
SU1023922A1 (en) DEVICE FOR SUMING OF SINGLE-DISCHARGE NUMBERS