SU746505A2 - Device for raising binary numbers to the third power - Google Patents
Device for raising binary numbers to the third power Download PDFInfo
- Publication number
- SU746505A2 SU746505A2 SU782594173A SU2594173A SU746505A2 SU 746505 A2 SU746505 A2 SU 746505A2 SU 782594173 A SU782594173 A SU 782594173A SU 2594173 A SU2594173 A SU 2594173A SU 746505 A2 SU746505 A2 SU 746505A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- adder
- inputs
- group
- output
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1one
Изобретение относитс к вычислительной технике, может быть использовано в различных цифровых функциональных преобразовател х.The invention relates to computing, can be used in various digital functional converters.
По основнс лу авт. свид, № 49И29 известно устройство дл возведени двоичных чисел в третью степень, содержащее двоичный счетчик,элементы Q задержки,два сумматора,группы элементов И,причем входна шина устройства соединена через два элемента задержки с одним из входов первой группы элементов И,другие входа которых подключены к выходс1М первого сумматора, а выходы - к одним из входов второго сумматора, выход второго элемента задержки подключен к одним из входов второй группы элементов И, другие20According to the main law auth. Thereafter, No. 49И29 a device for raising binary numbers to the third power is known, which contains a binary counter, delay elements Q, two adders, groups of elements I, the input bus of the device connected through two elements of delay to one of the inputs of the first group of elements And, the other inputs of which connected to the output1M of the first adder, and the outputs - to one of the inputs of the second adder, the output of the second delay element is connected to one of the inputs of the second group of elements And, others20
входы которых соединены с выходами двоичного счетчика, а выходы - с одними из входов первого сугФ1атора, входна шина соединена с входом второго сумматора и с одними входами25 третьей группы элементов И, другие входы которых соединены с выходам.: двоичного счетчика, а выходы - с другими входами первого сумматора, выход первого элемента задержки под- , JQthe inputs of which are connected to the outputs of the binary counter, and the outputs are connected to one of the inputs of the first sump, the input bus is connected to the input of the second adder and to one input 25 of the third group of I elements, the other inputs are connected to the outputs of the binary counter, and the outputs to others the inputs of the first adder, the output of the first delay element pod-, JQ
ключей также к входу двоичного счетчика 1 ,the keys also to the input of binary counter 1,
Однако известное устройство имеет ограниченные функциональные возможности , так как в нем не может быть вычислена,функци However, the known device has limited functionality, since it cannot be calculated, the function
Целью изобретени вл етс расширение функциональных возможностей за счет возможности извлечени корн третьей степени из параллельного двоичного кода..The aim of the invention is to extend the functionality due to the possibility of extracting a third degree root from a parallel binary code.
Поставленна цель достигаетс тем, что в устройство дл возведени двоичных чисел в третью степень введены генератор импульсов, элемент И, схема сравнени , перва группа входов которой соединена с информационным входом устройства, втора группа входов - с выходами второго сумматора , а выход подключен к первому входу элемента И, второй вход которого соединен с выходом генератора импульсов , а выход - с соответствующими входами второго сумматора, второго элемента задержки и с одними из входов элементов И третьей группы.The goal is achieved by introducing a pulse generator, an I element, a comparison circuit in the device for raising binary numbers to the third power, the first group of inputs of which is connected to the information input of the device, the second group of inputs is connected to the outputs of the second adder, and the output is connected to the first input element And, the second input of which is connected to the output of the pulse generator, and the output with the corresponding inputs of the second adder, the second delay element and one of the inputs of the elements And the third group.
На фиг. 1 используетс принцип взаимно-обратимости функций У X rf У Vx (фиг. 1), т.е, симметричностиFIG. 1 uses the principle of mutually reversible functions Y X rf Y Vx (Fig. 1), i.e., symmetry
этих функций относительно биссектрисы первого и третьего координатных углов. Из этих графиков видно, что дл того чтобы при данном аргументе ОХ найти, его корень третьей степени т.е. ХдУ, необходимо отыскать такой аргумент OX/i(OX,) , треть степен которого X,Y5 была г бы равна первоначальному , аргументу ,. т.е. ХД ОХ , при этом ХгУг Yy Таким образом ОХ Л/Х , На фиг.2блок схема предлагаемого устройства.these functions are relative to the bisector of the first and third coordinate angles. From these graphs it can be seen that in order to find the root of the third degree for this argument OX, i.e. HdU, it is necessary to find such an argument OX / i (OX,), the third power of which X, Y5 would be equal to the initial argument,. those. HD OX, while HgUg Yy Thus OX L / X, In Fig.2blok diagram of the proposed device.
Устройство содержит информационный вход If схему 2 сравнени , элемент И 3, генератор 4 импульсов, двоичный счетчик 5, сумматоры 6-7, группы элементов И.8-10, элементы 11-12 задержки.The device contains information input If comparison circuit 2, element 3, pulse generator 4, binary counter 5, adders 6-7, groups of elements 8-10, delay elements 11-12.
Устройство работает следующим образом ,The device works as follows
В начальном состо нии двоичный счетчик 5, сумматоры установлены в О. На вход 1 подаетс нулевой код, схема 2 сравнени фиксирует равенство сравниваемых кодов (входного и кода с сумматора7) и выдает на выход сигнал , закрывающий элемент и 3 по первому входу. Как только на вход 1 поступает параллельный код 1 из которого неоходимо извлеч корень третьей степени, схема сравнени зафиксирует неравенство кодов М и нулевого кода, записанного в сумматоре 7, и выдает на евой-выход сигнал . Этот сигнал от1фоет элемент ИЗ, через начнут проходить импульсы от генератора импульсов 4. Приходом первого импульса от генератора импульсов к содержимому сумматора 7 прибавл етс 1, а содержимое двоичного счетчика 5 передаетс через группу элементов -И 10 (треть группа) и прибавл етс к содержимому сумматора 6. Входной импульс проходит через элемент 12 задержки и открывает группу элементов И 9,(втора группа) через которые содержимое двоичного счетчика 5 передаетс на вход сумматора б со сдвигом на один разр д влево.In the initial state, binary counter 5, adders are set to O. At input 1, a zero code is applied, comparison circuit 2 fixes the equality of compared codes (input and code from adder 7) and outputs a signal that closes the element and 3 at the first input. As soon as input 1 receives a parallel code 1 from which a third degree root is to be extracted, the comparison circuit will fix the inequality of the M codes and the zero code recorded in the adder 7, and issue a signal to the eu-output. This signal is sent from the cell IZ, pulses from the pulse generator 4 will begin to pass. By the arrival of the first pulse from the pulse generator, 1 is added to the contents of the adder 7, and the contents of binary counter 5 are transmitted through the group of elements I-10 (third group) and added to the contents adder 6. An input pulse passes through delay element 12 and opens a group of elements AND 9, (the second group) through which the contents of binary counter 5 is transmitted to the input of adder b shifted one digit to the left.
Таким образом, к предыдущему значению в сумматоре б прибавл етс утроенное содержимое двоичного счетчика 5, Затем входной импульс проходит через элемент задержки прибавл ет Ч младшего разр да .к содержимому двоичного счетчика и открывает группу элементов И 8 (перва группа ), ра зреша передачу кода с выхода/ сумматора 6 на вход сумматора 7 со СДВИГОМ на один разр д влево. После поступлени N импульсов в двоичном счетчике 5 и в сумматоре 7 накаггли , ваютс . значени величин Н-, и Н, соответственно .Thus, the threefold contents of binary counter 5 are added to the previous value in the adder B, then the input pulse passes through the delay element adds the low-order H to the content of the binary counter and opens a group of elements AND 8 (the first group) to allow the transfer of the code output / adder 6 to the input of adder 7 with a shift to one bit to the left. After the arrival of N pulses in binary counter 5 and in adder 7, they are throbbed. the values of H-, and H, respectively.
Код числа Nj| сравниваетс с исходным кодом N схемой сравнени . При некотором конкретном значении NjCode number Nj | compared with source code N by comparison circuit. At some specific value of Nj
Q (Nj N) последовательного кода NV окажетс , чтр треуь степень этого числа т.е. Ы N, равна исходному параллельному коду NI, т.е. N N 3N . При этом схема сравнени зафиксирует равенство кода в сумматореQ (Nj N) of the sequential code NV will turn out to be the same as the power of this number. S N, is equal to the original parallel code NI, i.e. N N 3N. In this case, the comparison circuit will fix the equality of the code in the adder
5 7 и кода N с единичных входов и выдаст на свой выход сигнал О, СигО5 7 and the N code from the single inputs and will output on its output the signal O, SigO
налcash
с выхода сравнени from the comparison output
закроет элемент И 3 и тем самым прекратит прохождение импульсов. Код Njcloses the element And 3 and thereby stops the passage of pulses. Nj code
0 зафиксированный в двоичном счетчике 5, будет .корнем третьей степени из входнрго паралл(льного двоичного кода N,,, T.e.N I/N ,0, fixed in binary counter 5, will be a third-degree root from the input parallel (binary binary code N ,,, T.e.N I / N,
Таким образом, предложенное устройство позволило расширить функцио«нальньте возможности известного устройства беэ значительных аппаратурных затрат.Thus, the proposed device allowed us to expand the functionality of the capabilities of the known device without significant hardware costs.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782594173A SU746505A2 (en) | 1978-03-23 | 1978-03-23 | Device for raising binary numbers to the third power |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782594173A SU746505A2 (en) | 1978-03-23 | 1978-03-23 | Device for raising binary numbers to the third power |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU491129 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU746505A2 true SU746505A2 (en) | 1980-07-07 |
Family
ID=20755121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782594173A SU746505A2 (en) | 1978-03-23 | 1978-03-23 | Device for raising binary numbers to the third power |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU746505A2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2772311C1 (en) * | 2021-07-08 | 2022-05-18 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Краснодарское высшее военное авиационное училище летчиков имени Героя Советского Союза А.К. Серова" | Device for implementing the cubic operation and |
-
1978
- 1978-03-23 SU SU782594173A patent/SU746505A2/en active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2772311C1 (en) * | 2021-07-08 | 2022-05-18 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Краснодарское высшее военное авиационное училище летчиков имени Героя Советского Союза А.К. Серова" | Device for implementing the cubic operation and |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU746505A2 (en) | Device for raising binary numbers to the third power | |
SU1569823A1 (en) | Multiplying device | |
SU962971A1 (en) | Function generator | |
SU1497614A1 (en) | Device for dividing binary numbers | |
SU572781A1 (en) | Radix converter of binary-decimal numbers into binary numbers | |
SU521563A1 (en) | Device for converting binary code with scaling | |
SU744568A2 (en) | Parallel accumulator | |
SU857982A1 (en) | Square rooting device | |
SU734683A1 (en) | Device for multiplying n-digit numbers | |
SU1003076A1 (en) | Binary adder | |
SU687448A1 (en) | Computing device | |
SU723552A1 (en) | Wolsh function generator | |
SU860055A1 (en) | Converter of bcd numbers in 4,2,2,1 code to binary numbers | |
SU775730A1 (en) | Device for converting direct code into supplementary one | |
SU485502A1 (en) | Shift register | |
SU593211A1 (en) | Digital computer | |
SU482739A1 (en) | Accumulator | |
SU840890A1 (en) | Number comparing device | |
SU739523A1 (en) | Binary decimal-to-binary converter | |
SU557363A1 (en) | Multiplier multiplier | |
SU602941A1 (en) | Arrangement for raising binary numbers to the second power | |
SU744611A1 (en) | Stochastic adder | |
RU2248094C2 (en) | Device for transforming numbers from decimal to binary notation scale | |
SU607226A1 (en) | Median determining arrangement | |
SU413477A1 (en) |