SU1270757A1 - Device for taking sum of binary numbers - Google Patents
Device for taking sum of binary numbers Download PDFInfo
- Publication number
- SU1270757A1 SU1270757A1 SU853901950A SU3901950A SU1270757A1 SU 1270757 A1 SU1270757 A1 SU 1270757A1 SU 853901950 A SU853901950 A SU 853901950A SU 3901950 A SU3901950 A SU 3901950A SU 1270757 A1 SU1270757 A1 SU 1270757A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- elements
- adder
- result
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
. Изобретениеотноситс к автоматике и вычислительной технике. Цель изобретени - расширение области применени устройства за счет обеспечени возможности суммировани чисел и представлени результата сум- мироиани как в обратном, так и в дополнительном зсодах. Устройство дл суммировани двоичных чисел содержит накапливающий сумматор, причем входна шина знака устройства соединена с входом знака накапливающего сумматора , а вход разрешени суммировани устройства соединен с входом разрешени накапливающего сумматора. Новым в устройстве вл етс введение параллельного сумматора, шести элементов И, двух элементов ЗАПРЕТ, трех элементов ИЛИ, одного элемента i И-НЕ и одного элемента НЕ, которые соответствующим образом соединены сл между собой, с входными шинами устс: ройства и с входами и выходами на .капливающего сумматора. 2 ил.. The invention relates to automation and computing. The purpose of the invention is to expand the field of application of the device by providing the possibility of summing up the numbers and presenting the result of the summation both in the reverse and in the additional result. The device for summing binary numbers contains an accumulator adder, the input bus of the device sign connected to the sign input of the accumulating adder, and the enable input of the summation of the device connected to the permission input of the accumulating adder. A new device is the introduction of a parallel adder, six AND elements, two BANNER elements, three OR elements, one AND-NOT element, and one NOT element, which are interconnected appropriately with each other, with device input buses: devices and with inputs and outputs to the accumulator. 2 Il.
Description
tsts
1one
оabout
СПSP
Изобретение относитс к автоматике и вычислительной технике и может быть использовано, в частности, при реализации арифметических устройств специализированных цифровых вычислительных машин.The invention relates to automation and computing and can be used, in particular, in the implementation of the arithmetic devices of specialized digital computers.
Целью изобретени чл етс расширение области применени устройства за счет обеспечени возможности суммировани чисел и представлени результата суммировани как в обратном , так и в дополнительном кодах.The aim of the invention is to expand the field of application of the device by providing the possibility of summation of numbers and the presentation of the result of summation in the reverse, and in additional codes.
На фиг. 1 представлена блок-схема устройства дл суммировани двоичных чисел; на фиг. 2 - блок-схема параллельного сумматора.FIG. 1 is a block diagram of an apparatus for adding binary numbers; in fig. 2 is a block diagram of a parallel adder.
Устройство дл суммировани двоичных чисел (фиг. 1) содержит накапливающий сумматор 1, параллельный сумматор 2, элементы И 3-8, ЕПИ 9, 10 и 11, И-НЕ 12, НЕ 13, ЗАПРЕТ 14, 15, входную числовую шнну 16 и входную шину 17 знака слагаемого, вход 18 разрешени суммировани , входы 19, 20 и 21 задани режима, выход 22 переноса, выход 23 знака и входThe device for summing binary numbers (Fig. 1) contains accumulative adder 1, parallel adder 2, elements AND 3-8, EPI 9, 10 and 11, AND-NO 12, NOT 13, BAN 14, 15, input numeric string 16 and the input bus 17 of the term sign, the input 18 of the summation resolution, the inputs 19, 20 and 21 of the mode setting, the output 22 of the transfer, the output 23 of the character and the input
24переноса младшего разр да накапливающего сумматора 1, выходную шину24 low-order transfer of accumulating adder 1, output bus
25параллельного сумматора 2. Параллельный сумматор 2 содержит25 parallel adder 2. Parallel adder 2 contains
последовательно соединенные сумматоры 26-29.series-connected adders 26-29.
Устройство дл суммировани двоичных чисел работает следующим образомThe device for summing binary numbers works as follows.
Число А , поступающее на соответствующие входы 16 и 17 устройства, и число В , хран щеес в накапливающем сумматоре 1, представлены п числовыми и двум знаковьми разр дами, а результат. суммировани С , образующийс и хран щийс в накап-ливающем сумматоре 1, представлен такжеп числовыми и двум знаковыми разр дами . При этом, если число / , поступающее на входы 16 и 17, представлено в дополнительном модифиц;ированном коде, то на входе 20 задани режима устройства должен быть нулевой сигнал, а если число Д представлено в обратном модифицированном коде, т(5 на входе 20 задани режима устройства должен быть единичный сигнал. Аналогично, если число & , хран щеес в накапливающем сумматоре 1, представлено в дополнительном модифицированном коде, то на входе 19 задани режима устройства дол;кен быть единичньй сигнал. Если же результат суммировани С должен быть представлен в дополнительном модифицированном коде, то на входе 21 задани режима устройства долженThe number A arriving at the corresponding inputs 16 and 17 of the device, and the number B stored in accumulator 1, are represented by n numeric and two sign bits, and the result. summation C, which is formed and stored in accumulator 1, is also represented by numeric and two significant digits. At the same time, if the number / arriving at inputs 16 and 17 is represented in an additional modified code, then the input 20 of the device mode setting must have a zero signal, and if the number D is presented in a reverse modified code, t (5 at input 20 the device mode must have a single signal. Similarly, if the number & stored in accumulator 1 is presented in an additional modified code, then the device signal must have a single signal at input 19; if the result of C is redstavlen additional modified code, the inlet device 21 specifying mode must
быть нулевой сигнал, а если результат суммировани С должен быть представлен в обратном модифицированном коде, то на входе 21 задани режима устройства должен быть единичныйthere should be a zero signal, and if the result of the summation C is to be represented in the reverse modified code, then the input 21 of the device mode setting must be one
сигнал.signal.
Пусть числа Д и 6 представлены в дополнительных модифицированных кодах, а результат С суммировани должен быть представлен в дополнительном модифицированном коде. В этом случае на входах 19, 20 и 21 задани режима устройства будут нулевые сигналы, вследствие чего на выходах элементов И 3-8, ЗАПРЕТ 14Let the numbers D and 6 be represented in additional modified codes, and the result C of the summation should be presented in an additional modified code. In this case, the inputs 19, 20, and 21 of the device mode settings will have zero signals, as a result, at the outputs of the elements AND 3-8, BAN 14
и 15, ИЛИ 9 10 к 11 будут нулевые сигналы, а на выходах элементов И-НЕ 12, НЕ 13 - единичные сигналы. При этом независимо от знаков чисел / и В на выходе параллельного сумматора 2 будет результат суммировани . числовой части числа А с числом 0...0. При поступлении сигнала на вход 18 разрешени суммировани з накапливающем сумматоре 1 будет осуществл тьс суммирование числа 8 , хран щегос в накапливающем сумматоре 1 , с числом,числова часть которого сформирована на выходе параллельного сумматора 2, а знак тот же, что иand 15, OR 9 10 to 11 there will be zero signals, and at the outputs of the elements AND-NO 12, NOT 13 - single signals. In this case, regardless of the signs of the numbers / and B, the output of the parallel adder 2 will be the result of the summation. the numeric part of the number A with the number 0 ... 0. When a signal arrives at the input 18 of the resolution of the summation from accumulating adder 1, the number 8 stored in accumulating adder 1 with the number whose numerical part is formed at the output of parallel adder 2 is summed, and the sign is the same as
у числа А . При этом на входе 24 переноса младшего разр да накапливающего сумматора 1 всегда будет нулевой сигнал. В итоге в накапливающем сумматоре 1 будет в дополнительномat number A. In this case, at the input 24 of the transfer of the lower bit of the accumulating adder 1 there will always be a zero signal. As a result, the accumulating adder 1 will be in the additional
коде результат С суммировани чисел / и & .The result code C is the sum of the numbers / and & .
Пусть числа Д и 6 представлены , в дополнительных модифицированных кодах , а результат С суммировани должен быть представлен в обратном модифицированном коде. В этом случае на входах 19 и 20 задани режима устройства будут нулевые сигналы, а на входе 21 задани режима устройства будет единичный сигнал. ПриLet the numbers D and 6 be represented, in additional modified codes, and the result C of the summation should be presented in the reverse modified code. In this case, the inputs 19 and 20 of the device mode will be zero signals, and the input 21 of the device mode will be a single signal. With
этом на выходах элементов И 3, 4 и 7, НЕ 13 будут нулевые сигналы, а на выходе элемента ИЛИ 9 будет единичный сигнал.This at the outputs of the elements And 3, 4 and 7, NOT 13 will be zero signals, and the output of the element OR 9 will be a single signal.
Если числа Д и 6 положительные, то на выходах элементов И 5, 6, а . следовательно, и на выходах элемен ,тов ЗАПРЕТ 14, 15, ИЛИ 10 и 11 будут нулевые сигналы. При этом на .выходе элемента И-НЕ 12 будет единичный сигнал, а на вькоде параллельного сумматора 2 будет результат суммировани числовой части числа А с числом 0...0.If the numbers D and 6 are positive, then the outputs of the elements And 5, 6, and. consequently, at the outputs of the elements, BAN 14, 15, OR 10 and 11 will be zero signals. In this case, on the output of the NAND 12 element there will be a single signal, and on the code of the parallel adder 2 there will be the result of the summation of the numeric part of the number A with the number 0 ... 0.
В случае, если числа Д и 8 отрицательные , то на выходах элементов И 5, 6, а следовательно, и на выходах элементов ЗАПРЕТ 14, 15, ИЛИ 10, 11 будут единичные сигналы. При этом на выходе элемента И-НЕ 12 будет нулевой сигнал, а на выходе параллельного сумматора 2 будет результат суммировани числовой части числа А с числом 1... 1.If the numbers D and 8 are negative, then at the outputs of the elements And 5, 6, and consequently, at the outputs of the elements BANE 14, 15, OR 10, 11 there will be single signals. In this case, the output of the NAND 12 element will be a zero signal, and the output of the parallel adder 2 will be the result of the summation of the numeric part of the number A with the number 1 ... 1.
Если число Д положительное, а число ft отрицательное, то на выходе элемента И 5, а следовательно, и на выходе элемента ЗАПРЕТ 14 будет еди ичный сигнал; При этом на выходе параллельного сумматора 2 будет результат суммировани числовой части числа Д с числом 1...1. В этом случае на выходе элемента И-НЕ 12 будет единичный сигнал, так как на выходе элемента И 6, а следовательно, и на выходе элемента ЗАПРЕТ 15 есть нулевой сигнал.If the number D is positive, and the number ft is negative, then at the output of the element I 5, and consequently, at the output of the element BANE 14 there will be a single signal; In this case, the output of the parallel adder 2 will be the result of the summation of the numerical part of the number D with the number 1 ... 1. In this case, the output of the element AND-NO 12 will be a single signal, since the output of the element And 6, and hence the output of the element BAN 15, is a zero signal.
В случае, если число А отрицательное , а число Ь положительное, то на выходе элемента И 6, а следовательно , и на выходе элемента ЗАПРЕТ 15 будет единичный сигнал. При этом на выходе параллельного сум матора 2 будет результат суммировани числовой части числа Д с числом 1... 1 .В этом случае на выходе элемента И-НЕ 12 будет единичньй сигнал,так как на выходе элемента И 5, а следовательно , и на выходе элемента ЗАПРЕТ 14 есть нулевой сигнал.If the number A is negative, and the number b is positive, then at the output of the element I 6, and hence at the output of the element BAN 15, there will be a single signal. In this case, the output of the parallel summator 2 will be the result of the summation of the numerical part of the number D with the number 1 ... 1. In this case, the output of the element AND-NO 12 will be a single signal, since the output of the element is And 5, and hence, The output of the element BAN 14 is a zero signal.
При поступлении сигнала на вход 18 разрешени суммировани в накапливающем сумматоре 1 будет осуществл тьс суммирование числа В , хран щегос в накапливающем сумматоре с числом, числова часть которого сформирована на выходе параллельного сумматора 2, а.знак тот же, что и у числа Д . При этом единичный сигнал на входе 24 переноса младшего разр да накапливающего сумматора 1 есть только в том случае, если на выходе 22 переноса накапливающего сумматора 1 и на выходах элементов ИЛИ 9, И-НЕ 12 есть единичные сигналы . В итоге в накапливающем сумматоре 1 будет в обратном коде результат С суммировани чисел X и ВWhen a signal arrives at the input 18 of the summation resolution in accumulating adder 1, the number B stored in the accumulating adder with the number whose number part is formed at the output of the parallel adder 2 will be summed up, and the sign is the same as the D number. In this case, a single signal at the input 24 of the transfer of the least significant bit of accumulating adder 1 is only if at the output 22 of the transfer of accumulating adder 1 and at the outputs of the elements OR 9, AND-NO 12 there are single signals. As a result, in the accumulating adder 1, in the reverse code, the result C will be the summation of the numbers X and B
Пусть число Д представлено в обратном модифицированном коде, число В - в- дополнительном модифицированном коде, а результат С суммировани должен быть сформирован в дополнительном модифицированном коде. В этом случае на входах 19 и 21 задани режима устройства будут нулевые сигналы, а на в.оде 20 задани режима устройства будет единичньй сигнал. При этом на выходах элементов И 5, 6, 3, 7, ЗАПРЕТ 14, 15, ИЛИ 9, 11 будут нулевые сигналы а на выходах элементов И-НЕ 12., НЕ 13 будут единичные сигналы.Let the number D be represented in the inverse modified code, the number B in the additional modified code, and the result C of the summation should be formed in the additional modified code. In this case, the inputs 19 and 21 of the device mode settings will have zero signals, and on the 20 mode settings of the device mode there will be a single signal. At the same time, at the outputs of the elements And 5, 6, 3, 7, BAN, 14, 15, OR 9, 11 there will be zero signals and at the outputs of the elements AND-NOT 12., NOT 13 there will be single signals.
Если число А положительное, а число В положительное или отрицателное , то на выходах элементов И 4, ИЛИ 10 также будут нулевые сигналы. При этом на выходе параллельного сумматора 2 будет результат суммировани числовой части числа А с числом О... О.If the number A is positive and the number B is positive or negative, then the outputs of the elements AND 4, OR 10 will also be zero signals. At the same time, the output of the parallel adder 2 will be the result of summing the numerical part of the number A with the number O ... O.
В случае, если число А отрицателное , а число & положительное или отрицательное, то на выходах элементов И 4, ИЛИ 10 будут единичные сигналы . При этом на выходе параллельного сумматора 2 будет результат суммировани числовой части числа Д с числом 0...01.If the number A is negative and the number & positive or negative, then the outputs of the elements AND 4, OR 10 will be single signals. In this case, the output of the parallel adder 2 will be the result of the summation of the numerical part of the number D with the number 0 ... 01.
При поступлении сигнала на вход 16 разрешени суммировани в накапливающем сумматоре 1 будет осуществл тьс суммирование числа 8 , хран щегос в накапливающем сумматоре с числом, числова часть которого сформирована на выходе параллельног сумматора 2, а знак тот же, что и в числе А . При этом на входе 24 переноса младшего разр да накапливающего сумматора 1 всегда будет нулевой сигнал. В итоге в накапливающем сумматоре 1 будет в дополнительном коде результат С суммировани чисел Д и В .When a signal arrives at the input 16 of the summation resolution in accumulating adder 1, the number 8 stored in the accumulating adder with the number whose numerical part is formed at the output of parallel adder 2 and the sign is the same as in the number A will be performed. In this case, at the input 24 of the transfer of the lower bit of the accumulating adder 1 there will always be a zero signal. As a result, in the accumulating adder 1, the result C in the additional code will be the summation of the numbers D and B.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853901950A SU1270757A1 (en) | 1985-05-27 | 1985-05-27 | Device for taking sum of binary numbers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853901950A SU1270757A1 (en) | 1985-05-27 | 1985-05-27 | Device for taking sum of binary numbers |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1270757A1 true SU1270757A1 (en) | 1986-11-15 |
Family
ID=21179539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853901950A SU1270757A1 (en) | 1985-05-27 | 1985-05-27 | Device for taking sum of binary numbers |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1270757A1 (en) |
-
1985
- 1985-05-27 SU SU853901950A patent/SU1270757A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1024907, кл. G Об F 7/50, 1982. Авторское св щетельство СССР № 1124288, кл. G 06 F 7/50, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3993891A (en) | High speed parallel digital adder employing conditional and look-ahead approaches | |
SU1270757A1 (en) | Device for taking sum of binary numbers | |
SU1198511A1 (en) | Device for summing binary numbers | |
SU1273918A1 (en) | Adding-subtracting device | |
SU1019441A1 (en) | Binary-decimal adder | |
SU1363188A1 (en) | Parallel adder | |
SU1569825A1 (en) | Device for dividing binary numbers | |
SU1087987A1 (en) | Device for summing binary numbers | |
SU1103223A2 (en) | Device for adding binary numbers | |
SU1401448A1 (en) | Apparatus for implementing boolean symmetrical functions | |
SU1273919A1 (en) | Device for adding in binary and binary-coded decimal number system | |
SU726527A1 (en) | Number comparing arrangement | |
SU1183959A1 (en) | Device for summing numbers | |
SU1591005A1 (en) | Computing device | |
SU690477A1 (en) | Digital device for modulo limiting | |
SU1264164A1 (en) | Device for taking sum of binary numbers | |
SU1262503A1 (en) | Device for rounding numbers | |
SU788107A1 (en) | Number adding device | |
SU1594523A1 (en) | Parallel adder | |
SU1200279A1 (en) | Device for adding in redundant number system | |
SU886245A2 (en) | Unit for checking digital code | |
SU1179322A1 (en) | Device for multiplying two numbers | |
SU1647556A1 (en) | Device for summing number bulks | |
RU2037269C1 (en) | Four-bit-gray-to-binary-coded-decimal code converter | |
SU734683A1 (en) | Device for multiplying n-digit numbers |