SU1591005A1 - Computing device - Google Patents
Computing device Download PDFInfo
- Publication number
- SU1591005A1 SU1591005A1 SU884616428A SU4616428A SU1591005A1 SU 1591005 A1 SU1591005 A1 SU 1591005A1 SU 884616428 A SU884616428 A SU 884616428A SU 4616428 A SU4616428 A SU 4616428A SU 1591005 A1 SU1591005 A1 SU 1591005A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- logical
- exclusive
- adder
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относится к вычислительной технике, может быть использовано при реализации арифметических устройств в электронных цифровых вычислительных машинах и цифровых измерительных приборах. Цель изобретения - упрощение вычислительного устройства. Устройство содержит сумматор 1, два блока 2,3 инвертирования, элемент И 4, два элемента ЗАПРЕТ 5, 6 и три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7. 8. 9.1 ил.
3
1591005
4
Изобретение относится к вычислительной технике и может быть использовано при реализации арифметических устройств в электронных цифровых вычислительных машинах и цифровых измерительных приборах.
Цель изобретения - упрощение вычислительного устройства.
На чертеже приведена блок-схема вычислительного устройства.
Устройство содержит сумматор 1, блоки 2 и 3 инвертирования, элемент И 4, элементы ЗАПРЕТ 5 и 6, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7-9, вход 10 первого операнда, вход 11 второго операнда, вход 12 знака первого операнда, вход 13 управления режимом, вход 14 знака второго операнда, выход 15 результата, выход 16 признака переполнения, выход 17 знака результата.
Вычислительное устройство работает следующим образом.
Код первого операнда А по входу 10 поступает на первый вход сумматора 1. Код второго операнда В поступает по входу 11 на информационный вход блока 2 инвертирования. Знаки Зн.А и Зн.В операндов поступают соответственно по входам 12 и 14. При этом, если на входе 13 есть нулевой сигнал, то устройство выполняет операцию алгебраического сложения, а если на входе 13 есть единичный сигнал, то устройство выполняет операцию алгебраического вычитания.
Пусть на входе 13 присутствует нулевой сигнал, означающий, что устройство выполняет операцию алгебраического сложения. При одинаковых знаках Зн.А и Зн.В на входах 12 и 14 одновременно присутствуют два логических "0* (что соответствует положительным знакам) или две логические "1" (что способствует отрицательным знакам). В этом случае, если на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 одновременно присутствуют два логических "О", то на его выходе будет логический "О", который поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на втором входе которого также логический "0" с входа 12. Если на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 одновременно присутствуют логическая "1" и логический "0" с соответствующих входов 14 и 13, то на его выходе будет логическая "1", которая поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на втором входе которого также логическая "Г с входа 12. Следовательно, как при положительных, так и при отрицательных знаках на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 будет логический "0", который поступает на управляющий вход блока 2 инвертирования. Поэтому код второго операнда не инвертируется, Логический "0” с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 поступает также'на вход элемента И 4. на выходе которого формируется логический "0”. С выхода элемента И 7 логический "0" поступает на вход переноса сумматора 1 и на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9. При этом значение на выходе 17 знака Зн.С результата устройства повторяет значение на входе 14 Зн.В, так как на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 поступает соответственно логический "0" с входа 13 и логический "О" или логическая ”1" с входа 14 Зн.В, Следовательно, Зн.С=Зн.В.
Логический "0" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 поступает на инверсный вход элемента ЗАПРЕТ 5 и разрешает прохождение сигнала с выхода переноса сумматора 1 на выход 16. В этом случае выход 16 может быть использован для отображения (п + 1)-г.о разряда при суммировании η-разрядных двоичных чисел, что исключает выдачу неправильного результата при сложении.
Кроме этого, логический "0” с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 поступает на прямой вход элемента ЗАПРЕТ 6, вследствие чего на его выходе формируется логический "0". который поступает на управляющий вход блока 3 инвертирования и запрещает инвертирование результата суммирования.
Таким образом, в случае выполнения операции алгебраического суммирования при совпадении знаков слагаемых код результата С представляет собой сумму прямых кодов операндов А и В. Значение на выходе 17 повторяет значение на входе 14.
При Зн.А.=Зн.В
(+А) + (+В) = + (А + В),
(-А) + (-В) = -(А + В).
При разных знаках Зн.А и Зн.В на входы 12 и 14 поступают соответственно логический "0" и логическая "1" или логическая "1” и логический "0", В этом случае, если на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 одновременно присутствуют логическая "1" и логический "'О* с соответствующих входов 14 и 13, то на его выходе будет логическая "1", которая поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на втором входе которого логический "0" с входа 12. Если на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 одновременно присутствуют логические "0", то на его выходе будет логический "0", который поступает на первый вход элемента,ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на втором входе которого логическая "Г с входа 12, Следовательно, при разных знаках Зн.А и
5
1591005
6
Зн.В на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 формируется логическая "1", которая поступает на управляющий вход блока 2 инвертирования. Поэтому на второй вход сумматора 1 поступает инвертированный код операнда В. Если | А| >Ι ВI , то на выходе переноса сумматора 1 формируется сигнал в виде логической "1". Этот сигнал поступает на первый вход элемента И 4, прямой вход элемента ЗАПРЕТ 5 и инверсный вход элемента ЗАПРЕТ 6. При этом логическая "1". которая поступает на инверсный вход элемента ЗАПРЕТ 5 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, запрещает прохождение сигнала на выход 16 признака переполнения. В то же время на второй вход элемента И 4 поступает логическая "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, которая разрешает прохождение логической "1" на выход элемента И 4 и далее на вход переноса сумматора 1. Таким образом, на первый вход сумматора 1 поступает прямой код операнда А, на второй вход - инверсный крд операнда В, а на вход переноса логическая "1". На выходе сумматора 1 формируется разность операндов А и В в прямом коде. Присутствие логической "1" на инверсном входе элемента ЗАПРЕТ 6 вызывает появление логического "0" на его выходе, который поступает на управляющий вход блока 3 инвертирования. В этом случае прямой код разности операндов А и В поступает с выхода сумматора 1 на выход 15 результата устройства.
Знак результата устройства определяется состоянием сигналов на входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и 7. На первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 с выхода элемента И 4 поступает логическая "1". На второй вход этого элемента поступает сигнал с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, который повторяет сигнал на входе 14, так как на втором входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 логический "О" с входа 13. Присутствие логической "1" на первом входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 вызывает инверсию сигнала с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7. Таким образом, на выходе 17 формируется инверсия сигнала с входа 14.
Следовательно, при |А| > |В1 и Зн.А 94 Зн.В
(-А) + (+В)'=-(А - В),
(+А) + (-В) =-(А - В).
Если IАI < IВ | , то на выходе переноса сумматора 1 присутствует логический "0", а на выходе сумматора 1 формируется инверсный код разности операндов А и В.
Логический "0" с выхода переноса сумматора 1 поступает на первый вход элемента И 4, прямой вход элемента ЗАПРЕТ 5 и инверсный вход элемента ЗАПРЕТ 6. В результате этого на выходе 16 будет логический "0", на выходе элемента И 4, а следовательно, и на входе переноса сумматора 1 также будет логический "0". При наличии логической "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 на прямом входе элемента ЗАПРЕТ 6 на его выходе формируется логическая "1", которая поступает на управляющий вход блокаЗ инвертирования. При этом инверсный код разности операндов инвертируется блоком 3 инвертирования и на выходе 15 появляется прямой код разности операндов.
Присутствие логического "0" на первом входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 вызывает повторение сигнала с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, который повторяет сигнал с входа 14, так как на первом его входе присутствует логический "0" с входа 13.
Таким образом, при |А| < IВI и Зн.А^ Зн.В есть Зн.С = Зн.В и
(-А) + (+В) =-{А - В) =+(В - А),
(+А) + (-В) = + (А - В) = -(В - А).
Пусть на входе 13 присутствует единичный сигнал, означающий, что устройство выполняет операцию алгебраического вычитания.
При одинаковых знаках Зн.А и Зн.В на входах 12 и 14 одновременно присутствуют логические "0" или логические "1". В этом случае, если на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 одновременно присутствуют логический "0" и логическая "1" с соответствующих входов 14 и 13, то на его выходе будет логическая "1", которая поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на втором входе которого логический "0" с входа 12. Если на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 одновременно присутствуют две логические ”1", то на его выходе будет логический "0", который поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на втором входе которого логическая "1". Следовательно, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 как при положительных, так и отрицательных знаках будет логическая "1", которая поступает на управляющий вход блока 2 инвертирования, вследствие чего код второго операнда В инвертируется. Логическая "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 поступает на инверсный вход элемента ЗАПРЕТ 5, а поэтому на выходе 16 будет логический
Ί
1591005
8
"0". Если IА! > IВI , то на выходе переноса сумматора 1 формируется логическая "1”, которая проходит через элемент И 4 и поступает на вход переноса сумматора 1. При этом на выходе сумматора 1 будет прямой код разности операндов А и В. В тоже время на инверсном входе элемента ЗАПРЕТ 6 присутствует логическая "Г с выхода переноса сумматора 1, вследствие чего на его выходе будет логический "0". Этот логический "0" поступает на управляющий вход блока 3.инвертирования, который обеспечивает прямой код разности операндов АиВ на выходе 15. Знак результата устройства при этом определяется состоянием сигналов на входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и 7. На первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 поступает логическая "1" с выхода элемента И 4, а на второй вход поступает сигнал с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, т.е. инверсия значения знака Зн.В, так как на втором входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 присутствует логическая ”1” с входа 13. Присутствие логической "1" на первом входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 вызывает инверсию сигнала с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, т.е. Зн.С = Зн.В.
Поэтому при !А| > ΙΒI иЗн.А = Зн.В (+А) - (+В) = (А - В),
(-А)-. (-В) =-(А - В).
При I А| < IВI на выходе сумматора 1 появляется инверсный код разности операндов А и В, а на выходе переноса сумматора 1 формируется сигнал логического "О". Этот сигнал поступает на первый вход элемента И 4 и инверсный вход элемента ЗАПРЕТ 6. На прямом входе элемента ЗАПРЕТ 6 присутствует логическая "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8. В результате на выходе элемента ЗАПРЕТ 6 формируется логическая "1", которая при поступлении на управляющий вход блока 3 инвертирует выходной код сумматора 1. В результате на выходе 15 будет прямой код разности операндов АиВ. Логический "0" с выхода элемента И 4 поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9, на втором входе которого будет инверсное значение знака Зн.В, поступающего на вход 14. В этом случае на выходе 17 будет инверсное значение знака второго операнда, поступающего на вход 14, т.е. Зн.С “ Зн.6. Следовательно, при |А|< |В| и Зн.А “Зн.В
(+А) - (+В) =-(А - В) =-(В - А), (-А)-(-В)~(А-В)“+(В-А).
При разных знаках Зн.Аи Зн.В на входы 12 и 14 поступают соответственно логический "0" и логическая "1" или логическая "1" и логический "0". В этом случае, если на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 одновременно присутствуют логические "1", то на его выходе будет логический "0", который поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на втором входе которого также логический "0” с входа 12. Если на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 одновременно присутствуют логический "0" и логическая "1" с соответствующих входов 14 и 13, то на его выходе будет логическая "1", которая поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, на втором входе которого также логическая ”1" с входа 12. Следовательно, при разных знаках Зн.А и Зн.В на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 формируется логический "0", который поступает на управляющий вход блока 2 инвертирования. В этом случае на второй вход сумматора 1 поступает прямой код операнда В и на выходе сумматора 1 будет код суммы операндов А и В и сигнал с выхода переноса сумматора 1. При этом на инверсном входе элемента ЗАПРЕТ 5 есть логический "0", который разрешает прохождение сигнала с выхода переноса сумматора 1 на выход 16. Вместе с тем логический "0" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 запрещает прохождение сигнала с выхода сумматора 1 через элемент И 4 и формирует на его выходе логический "0", который поступает на вход переноса сумматора 1 и на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9.
Наличие логического "0" на прямом входе элемента ЗАПРЕТ 6 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 вызывает наличие логического "0" на его выходе и управляющем входе блока 3 инвертирования. В результате этого на выходе 15 будет прямой код суммы операндов АиВ. Наличие логического ”0" на первом входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9 повторяет на его выходе сигнал, присутствующий на втором его входе, т.е. инверсное значение знака второго операнда на входе 14, так как Зн.С= = Зн.В. Поэтому при Зн.А;* Зн.В
(+А)-(-В)«(А + В),
(-А) - (+В) = <А + В).
При подаче на вход 14 инверсного значения Зн.В второго операнда это устройство выполняет операцию вычитания чисел с различными знаками в случае подачи на вход 13 логического "0" и операцию сложения чисел с различными знаками в случае подачи на вход 13 логической "1".
9
1591005
10
The invention relates to computing, can be used when implementing arithmetic devices in electronic digital computers and digital measuring devices. The purpose of the invention is to simplify the computing device. The device contains an adder 1, two inversion units 2.3, an element AND 4, two elements BANE 5, 6 and three elements EXCLUSIVE OR 7. 8. 9.1 Il.
3
1591005
four
The invention relates to computing and can be used in the implementation of arithmetic devices in electronic digital computers and digital measuring devices.
The purpose of the invention is to simplify the computing device.
The drawing shows a block diagram of a computing device.
The device contains an adder 1, blocks 2 and 3 invert, the element And 4, the elements of the Prohibition 5 and 6, the elements EXCLUSIVE OR 7-9, the input 10 of the first operand, the input 11 of the second operand, the input 12 characters of the first operand, the input 13 of the mode control, input 14 characters of the second operand, output 15 of the result, output 16 of the overflow sign, output 17 of the sign of the result.
The computing device operates as follows.
The code of the first operand A through the input 10 is fed to the first input of the adder 1. The code of the second operand B is fed through the input 11 to the information input of the inverting unit 2. Signs Zn.A and Zn.V operands come respectively to the inputs 12 and 14. Moreover, if the input 13 has a zero signal, then the device performs an algebraic addition operation, and if the input 13 has a single signal, then the device performs an algebraic subtraction operation .
Suppose that there is a zero signal at the input 13, which means that the device performs an algebraic addition operation. With the same characters Zna.A and Zn.V on inputs 12 and 14 simultaneously there are two logical "0 * (which corresponds to positive characters) or two logical" 1 "(which contributes to negative characters). In this case, if the inputs of the EXCLUSIVE OR 7 there are two logical "O" at the same time, then its output will be a logical "O" which goes to the first input of the EXCLUSIVE element OR 8, the second input of which also contains the logical "0" from input 12. If the inputs of the EXCLUSIVE OR 7 element simultaneously there is a logical "1" and a logical " 0 "from the corresponding inputs 14 and 13, then its output will be a logical" 1 ", which goes to the first input of the EXCLUSIVE OR 8 element, the second input of which is also logical" G from input 12. Therefore, both with positive and negative signs at the output of the EXCLUSIVE OR element 8 will be a logical "0", which is fed to the control input of the inverting unit 2. Therefore, the code of the second operand is not inverted. Logical "0" from the output of the EXCLUSIVE OR 8 element also enters the input of the AND 4 element. At the output of which a logical "0" is formed. From the output of the element And 7 logical "0" is fed to the transfer input of the adder 1 and to the first input of the element EXCLUSIVE OR 9. The value at the output 17 of the sign Zn. With the result of the device repeats the value of the input 14 Zn.B, as at the inputs of the element EXCLUSIVE OR 7 comes respectively logical "0" from input 13 and logical "O" or logical ”1” from input 14 Zn.V, therefore Zn.S = Zn.V.
Logical "0" from the output of the EXCLUSIVE OR 8 element is fed to the inverse input of the BAN 5 element and allows the signal from the transfer output of adder 1 to output 16. In this case, output 16 can be used to display (n + 1) -d. when summing η-bit binary numbers, which excludes the issuance of an incorrect result when adding.
In addition, a logical "0" from the output of the EXCLUSIVE OR 8 element enters the direct input of the BAN 6 element, as a result of which a logical "0" is formed at its output, which enters the control input of the inverting unit 3 and prohibits the inversion of the summation result.
Thus, in the case of the operation of algebraic summation with the coincidence of the signs of the components, the result code C is the sum of the direct codes of the operands A and B. The value at output 17 repeats the value at input 14.
When Zn.A. = Zn.V
(+ A) + (+ B) = + (A + B),
(-A) + (-B) = - (A + B).
With different signs Zna.A and Zn.V to the inputs 12 and 14 are received, respectively, logical "0" and logical "1" or logical "1" and logical "0", In this case, if the inputs of the EXCLUSIVE OR element 7 are simultaneously present logical "1" and logical "'О * from the corresponding inputs 14 and 13, then its output will be logical" 1 ", which goes to the first input of the EXCLUSIVE OR element 8, the second input of which is logical" 0 "from the input 12. If at the inputs of the EXCLUSIVE OR 7 element there are simultaneously logical "0", then at its output there will be a logical "0", which th is supplied to the first input element, exclusive OR 8, the second input of which logic "G with inlet 12, therefore, at different signs and Zn.A
five
1591005
6
Zn.V output element EXCLUSIVE OR 8 is formed logical "1", which is fed to the control input of the inverting unit 2. Therefore, the second input of the adder 1 receives the inverted code of the operand B. If | A | > Ι ВI, then at the transfer output of the adder 1, a signal is generated in the form of a logical "1". This signal is fed to the first input element And 4, the direct input element BAN 5 and the inverse input of the element BAN 6. In this case, the logical "1". which enters the inverse input of the element BANCH 5 from the output of the EXCLUSIVE OR 8 element, prohibits the passage of a signal to the output 16 of the overflow sign. At the same time, the second input of the AND 4 element receives a logical "1" from the output of the EXCLUSIVE OR 8 element, which allows the logical "1" to pass to the output of the AND 4 element and then to the transfer input of the adder 1. Thus, to the first input of the adder 1 the direct code of the operand A is received, the second input is the inverse of the operand B, and the transfer input is the logical "1". At the output of the adder 1, the difference of the operands A and B in the direct code is formed. The presence of a logical "1" at the inverse input of the element BANGE 6 causes the appearance of a logical "0" at its output, which is fed to the control input of the inverting unit 3. In this case, the direct difference code of the operands A and B comes from the output of the adder 1 to the output 15 of the result of the device.
The sign of the result of the device is determined by the state of the signals at the inputs of the EXCLUSIVE OR 9 and 7 elements. At the first input of the EXCLUSIVE OR 9 element, the logical "1" is received from the output of the AND 4 element. The second input of this element receives a signal from the output of the EXCLUSIVE OR 7 element, which repeats the signal at input 14, since the second input of the EXCLUSIVE or 7 element is a logical "O" from input 13. The presence of a logical "1" at the first input of the EXCLUSIVE OR element 9 causes an inversion of the signal from the output of the EXCLUSIVE OR element. Thus, at the output 17, an inversion of the signal from the input 14 is formed.
Therefore, for | A | > | B1 and Zn.A 9 4 Zn.V
(-A) + (+ B) '= - (A - B),
(+ A) + (-B) = - (A - B).
If IAI <IB | , then at the transfer output of the adder 1 there is a logical "0", and at the output of the adder 1, the inverse difference code of the operands A and B is formed
A logical "0" from the transfer output of the adder 1 is fed to the first input of the element 4, the direct input of the element bans 5 and the inverse input of the element bans 6. As a result, the output 16 will be a logical "0", and the output of the element 4, and therefore and at the input of the transfer of adder 1 will also be a logical "0". If there is a logical "1" from the output of the EXCLUSIVE OR 8 element, a logical "1" is formed at the direct input of the BAN 6 element at its output, which is fed to the control input of the inverter unit 3. In this case, the inverse code of the difference of the operands is inverted by the inverting unit 3 and at the output 15 a direct code of the difference of the operands appears.
The presence of a logical "0" at the first input of the EXCLUSIVE OR 9 element causes a repetition of the signal from the output of the EXCLUSIVE OR element 7, which repeats the signal from input 14, since at its first input there is a logical "0" from input 13.
Thus, with | A | <IBI and ЗН.А ^ Зн.В is Зн.С = Зн.В and
(-A) + (+ B) = - (A - B) = + (B - A),
(+ A) + (-B) = + (A - B) = - (B - A).
Suppose that there is a single signal at input 13, which means that the device performs an algebraic subtraction operation.
With the same signs Zna.A and Zn.V on inputs 12 and 14 at the same time there are logical "0" or logical "1". In this case, if at the inputs of the EXCLUSIVE OR 7 element there is simultaneously a logical "0" and logical "1" from the corresponding inputs 14 and 13, then at its output there will be a logical "1" that goes to the first input of the EXCLUSIVE OR element 8, the second input of which is a logical "0" from input 12. If the inputs of the EXCLUSIVE OR 7 element simultaneously have two logical "1", then its output will be logical "0", which goes to the first input of the EXCLUSIVE OR element 8, at the second input of which logical "1." Therefore, the output element and EXCLUSIVE OR 8, with both positive and negative signs, will be a logical "1" that goes to the control input of the inverting unit 2, as a result of which the code of the second operand B is inverted. Logical "1" from the output of the EXCLUSIVE OR element 8 goes to the inverse input of the element BAN 5, and therefore output 16 will be a logical
Ί
1591005
eight
"0". If ia! > IBI, then at the output of the transfer of adder 1 a logical "1" is formed, which passes through the element 4 and enters the transfer input of the adder 1. At the same time, the output of the adder 1 will be the direct difference code of the operands A and B. At the same time, the inverse input element BAN 6 is the logical "G from the transfer output of the adder 1, so that its output will be a logical" 0 ". This logical "0" is fed to the control input of the 3.inversion block, which provides the direct code of the difference between the operands A and B at output 15. The sign of the result of the device is determined by the state of the signals at the inputs of the elements EXCLUSIVE OR 9 and 7. At the first input of the element EXCLUSIVE OR 9 comes logical "1" from the output of the element And 4, and the second input receives a signal from the output of the element EXCLUSIVE OR 7, i.e. inversion of the value of the sign Zn.V, since the logical input “1” from input 13 is present at the second input of the EXCLUSIVE or 7 element. The presence of the logical “1” at the first input of the EXCLUSIVE OR 9 element causes the signal to be inverted from the output of the EXCLUSIVE OR 7 element, ie . Zn.S = Zn.V.
Therefore, when! A | > ΙΒI iZn.A = Zn.V (+ A) - (+ B) = (A - B),
(-BUT)-. (-B) = - (A - B).
When I And | <IВI, the inverse code of the difference between the operands A and B appears at the output of the adder 1, and a logical "O" signal is generated at the transfer output of the adder 1. This signal arrives at the first input of the AND 4 element and the inverse input of the BAN 6 element. At the direct input of the BAN 6 element there is a logical "1" from the output of the EXCLUSIVE OR 8. 8. As a result, the logical 1 is formed at the output of the BAN 6 element, which on arrival to the control input of block 3 inverts the output code of the adder 1. As a result, the output 15 will be the direct code of the difference of the operands AiV. Logical "0" from the output of the element And 4 is fed to the first input of the element EXCLUSIVE OR 9, the second input of which will be the inverse value of the sign Zn. B, arriving at the input 14. In this case, the output 17 will be the inverse sign of the second operand input 14, i.e. Zn.S “Zn.6. Therefore, for | A | <| B | and Zn.A. Zn.V
(+ A) - (+ B) = - (A - B) = - (B - A), (-A) - (- B) ~ (A-B) “+ (B-A).
With different signs Zn.Ai Zn.V to the inputs 12 and 14 are received respectively logical "0" and logical "1" or logical "1" and logical "0". In this case, if logical "1" is present at the inputs of the EXCLUSIVE OR 7 element, then its output will be a logical "0" that goes to the first input of the EXCLUSIVE OR 8 element, the second input of which also has a logical "0" from input 12 If at the inputs of the EXCLUSIVE OR 7 element there is simultaneously a logical "0" and a logical "1" from the corresponding inputs 14 and 13, then its output will be a logical "1" that goes to the first input of the EXCLUSIVE OR element 8, at the second input of which also logical ”1" from input 12. Therefore , with different signs of ЗН.А and Зн.В at the output of the EXCLUSIVE OR 8 element, a logical "0" is formed, which is fed to the control input of the inverting unit 2. In this case, the second input of the adder 1 receives the direct code of the operand B and the output of the adder 1 will be the sum code of the operands A and B and the signal from the transfer output of the adder 1. In this case, the inverse input of the BAN 5 element has a logical "0" that permits the signal from the transfer output of adder 1 to output 16. However, the logical "0" from the output of the EXCLUSIVE OR 8 element prohibits the passage of the signal from the output of adder 1 through the AND 4 element and generates a logical "0" at its output to the transfer input of the adder 1 and at the first entrance Enta XOR 9.
The presence of a logical "0" on the direct input of the element BANNER 6 from the output of the EXCLUSIVE OR 8 element causes the presence of a logical "0" at its output and the control input of the inverting unit 3. As a result, the output of 15 will be the direct code of the sum of the A and B operands. The presence of a logical "0" at the first input of the EXCLUSIVE OR 9 element repeats at its output the signal present at its second input, i.e. the inverse sign of the second operand at input 14, since Zn.C = = Zn.V. Zn.A; * Zn.V
(+ A) - (- B) "(A + B),
(-A) - (+ B) = <A + B).
When applying to the input 14 of the inverse value Zn. In the second operand, this device performs the operation of subtracting numbers with different signs in the case of input 13 of logical "0" and the operation of adding numbers with different signs in case of input of 13 of logical "1" to input 13.
9
1591005
ten
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884616428A SU1591005A1 (en) | 1988-11-09 | 1988-11-09 | Computing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884616428A SU1591005A1 (en) | 1988-11-09 | 1988-11-09 | Computing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1591005A1 true SU1591005A1 (en) | 1990-09-07 |
Family
ID=21413468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884616428A SU1591005A1 (en) | 1988-11-09 | 1988-11-09 | Computing device |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1591005A1 (en) |
-
1988
- 1988-11-09 SU SU884616428A patent/SU1591005A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR870009595A (en) | Serial-Bit 2's Complement Digital Signal Processing Unit | |
| SU1591005A1 (en) | Computing device | |
| SU1270757A1 (en) | Device for taking sum of binary numbers | |
| SU1603378A1 (en) | Device for algebraic addition | |
| SU1297035A1 (en) | Device for algebraic addition | |
| SU788109A1 (en) | Device for computing difference of two numbers | |
| SU1374215A1 (en) | Adder-accumulator | |
| SU413518A1 (en) | ||
| SU1737446A1 (en) | Modulo ferma numbers adder | |
| SU1273919A1 (en) | Device for adding in binary and binary-coded decimal number system | |
| SU1401448A1 (en) | Apparatus for implementing boolean symmetrical functions | |
| SU531157A1 (en) | Parallel adder | |
| SU1444760A1 (en) | Device for squaring a sequential series of numbers | |
| RU2018926C1 (en) | Modulo n adder | |
| SU1552171A1 (en) | Device for comparison of numbers in residual classes system | |
| SU1675901A1 (en) | Device for multiplication of polynomial over final fields gf(2) | |
| SU788107A1 (en) | Number adding device | |
| RU2029355C1 (en) | Device for determining code combinations | |
| SU1236497A1 (en) | Device for generating elements of multiplicative groups of galois fields of gf(p) | |
| SU1427363A1 (en) | Logarithm taking device | |
| SU690477A1 (en) | Digital device for modulo limiting | |
| SU842798A1 (en) | Adding and subtracting device | |
| SU886245A2 (en) | Unit for checking digital code | |
| SU1171780A1 (en) | Device for determining quantity of ones in binary number | |
| SU1013947A1 (en) | Accumulating adder |