SU1429128A1

SU1429128A1 - Многофункциональный преобразователь

Info

Publication number: SU1429128A1
Application number: SU864013908A
Authority: SU
Inventors: Сергей Васильевич Казинов; Александр Анатольевич Шляппо
Original assignee: Предприятие П/Я А-1874
Priority date: 1986-01-16
Filing date: 1986-01-16
Publication date: 1988-10-07

Description

(2J) 40J3908/24-24 (22) J6.0,86 (46) 07.10.88, Бюл. № 37 (72) С.В. Казинов и А.А. В л пло i(53) 681.325 (088.8) (56) Авторское сввдетельство СССР № 1182539, кл. G 06 F 15/31, 1984.

Авто15ское свидетельство СССР № 1241257, кл. G 06 F 15/353, 1984,

(54) МНОГОФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

(57) Изобретение относитс к вычислительной технике, в частности к кусочно-ступенчатым функциональным преобразовател Мо Цель изобретени - сокращение аппаратурных затрат, по- вьшение быстродействи преобразовател и расширение его функциональных возможностей за счет воспроизведени функций произвольного вида. Преобразователь содержит ре гистры 1, 2, блоки 3-6 пам ти, счетчик 7, вычи- татель 8, триггер 9, элемент И 10, коммутатор П, блок 12 управлени . 1 з,п. ф-лы, 2 ил.

ifi

4 N

СО

1чЭ

00

фуг,/.

11

Изобретение относитс к вычисли- ельной технике, в частности к ку- (1очно-ступенчатым функциональным лреобразовател м.

Цель изобретени - сокращение аппаратурных затрат, повышение быстро- | ействи преобразовател и расшире- ие его функциональных возможностей за счет воспроизведени функций произвольного вида.

На фиг 1 приведена схема преобразовател ; на фиг. 2 - возможный вариант вьшолнени блока управлени .

Преобразователь (фиг.1) содержит регистры 1 и 2, блоки 3-6 пам ти, счетчик 7, вычитатель 8, триггер 9, элемент И 10, коммутатор И, блок 12 управлени , содержащий выходы 13- 19, вход 20, счетчик 21, посто нный запоминающий узел 22, управл емый делитель 23 частоты, элемент И 24, триггер 25, выходы 26 и 27 узла 22, тактовый вход 28, вход 29 запуска, выход 30 сигнала окончани преобразовани .

Преобразователь работает следующи образом,

В исходном состо нии регистры 1 и 2, счетчики 7 и 21 и триггеры 9 и 25 обнулены, В .блок 4 пам ти занесены коды узловых значений абсцисс участков аппроксимации, в блок 6 - коды выборочных значений ординат у функции на различных участках аппрок сймации, в блоке 5 - коды управлени коммутатором 11 (блоки 5 и 12 пам ти перепрограммируемого типа), В блок 3 пам ти .занесены коды предварительной установки текущих номеров участков аппроксимации (например, нули),

Работа устройства начинаетс с подачи импульса запуска на вход 29 блока 12 управлени . Этим импульсом триггер 25 устанавливаетс в единич- ное состо ние и отпирает элемент И 24, Первый же импульс тактовой частоты fi проходит через элемент И 24, делитель 23 (на котором установлено минимальное врем задержки) и устанавливает счетчик 21 в состо ние 001 Узел 22 по состо нию адресных входов 0001 (где первый О - сигнал на входе 20, а 001 - состо ни первых трех разр дов счетчика 21) формирует единичный сигнал на выходе 13 который поступает на синхровходы регистров 1 и 2, В .результате в регистр 2 заноситс код текущего значени пре

0

5

0

5

91

е

j j

d

0

282

образуемого аргумента, а в регистр 1 (первое и второе поле данных регистра ) - коды номера аргумента и номера функции.

По истечении времени записи данных в регистры 1 и 2 на выходе делител 23 по вл етс импульс тактовой частоты, который переводит счетчик 21 в состо ние 010. Снимаетс сигнал с выхода 13 и устанавливаетс единичный сигнал на выходе 14 блока 12 управлени , поступающий на вход Выборка кристалла блока 3 пам ти. Так как нулевым сигналом с выхода элемента И 10 блок 3 пам ти установлен в режим чтени , то импульсом с выхода 14 блока 12 управлени осуществл етс считьшание кода предварительной установки номера участка аппроксимации в счетчик 7.

После установки кода в счетчике

7на вькоде делител 23 по вл етс очередной импульс, которьй переводит счетчик 21 в состо ние 011. По этому состо нию снимаетс сигнал с выхода 14 и формируетс единичный сигнал на выходе 17 блока управлени . Сигнал с висода 17 поступает на вход разрешени чтени блока 4 пам ти.

8результате на выходе блока 4 пам ти устанавливаетс код узлового значени абсциссы участка аппроксийации, Вычитатель 8 вычисл ет разность между кодом текущего значени аргумента и кодом узлового значени абсциссы. Если эта разность отрицательна , то единица -устанавливаетс на пр мом выходе знакового разр да вычитател 8, если разность положительна , то единица устанавливаетс на инверсном вькоде, В обоих случа х состо ние выходного сигнала элемента И 10 не измен етс , так как триггер 9 был обнулен перед началом цикла преобразовани .

По завершении установки выходного кода вычитател 8, счетчик 21 переводитс в состо ние 100 очередным импульсом с выхода делител 23 частоты , В результате снимаетс сигнал с выхода 17 и фо.рмируютс единичнью сигналы на выходах 16 и 15 блока 12 управлени . Импульсом с выхода 15 осуществл етс запись в триггер 9 состо ни знака разности вьгчитател 8, Одновременно с этим импульс с выхода 16 измен ет состо ние счетчика 7 на единицу младшего разр да, при-

чем режим -.уммировани или вьгчитани в счетчике 7 определ етс знаком раз нести вычитател 8„ После установки нового значени кода счетчика 7 на вход счетчика 21 приходит очередной импульс с делител 23 и в счетчике 21 устанавливаетс код 101. Узел 22 формирует единичный импульс на выходе 26, по которому счетчик 21 сбрасы ваетс в состо ние 011 .

Далее повтор етс вышеуказанна последовательность действий по обновлению выходного кода блока 4 пам ти, формированию кода разности на выходе вычитател 8, считыванию знака кода разности в триггер 9 и инкре- ментному изменению кода счетчика 7 до тех пор, пока не будут уст нонле- ны единичные сигналы на инверсном выходе знакового разр да вычитател 8 и пр мом выходе триггера. Данное состо ние свидетельствует о том, что в счетчике 7 установлен код номера участка аппроксимации, соответствующий текущему значению преобразуемого аргумента, В результате на выходе элемента И 10 по вл етс ед шит ьга сигнал, поступающий на вход 20 блока

12 управлени и вход управлени режи мом блока 3 пам ти. При этом состо ние выходньк сигналов блока 12 управлени не измен етс , а блока 3 пам ти переводитс в режим записи даных .

После прохождени на счетный вход счетчика 21 очередного импулвса с выхода делител 23 состо ние адресных входов узла 22 станет равным 1100 (где перва 1 определ етс сигна™ лом на входе 20 .блока 12 управлени ) По этому состо нию формируютс единичные сигналы на выходах 14 и 19 блка 12 управлени Импульсом с вьоюда 14 осуществл етс запись в блок 3 па м ти выходного кода счетчика 7, соответствующего текущему номеру участка аппроксимации. Импульс с выхода 19 разрешает вьщачу на выход блока 5

пам ти кода управлени работой , татора 11. Коммутатор 11 подключает к четвертЬму адресно му входу блока б пам ти соответствующую группу выходных разр дов вычитател 8 в зависимости от разр дности представлени максимального значени разности на текущем участке аппроксимации.

Далее выходной код счетчика 21 адреса увеличиваетс на единит у млад

шего разр да. По состо н те адре.сньгх входов 1101 формирл втс едш-тичный сигнал на вькоде блока 52 управлени . Кмгп/льс с выхода разрешает .выдачу на выход блоха 6 пам ти кода теку1де- го зьгачски фуккциио При этом ка адресные зходы блока 6 пам ти поступают код . преобразовани с выхода регистра 1 код номера текущего участка annpoKcs fai K; с выхода счетчика 7 и код разности между те- куа ним значением -.ргумента и узловым значением абсшиссы с вь ходов вычитател 8 и ксм тутзтора 1 1 ,

Пп завер; ;е};; уатаноьки выходного кода устройст за с -ет ;и:;; 21 адреса переходит в состолнпе ii-i), пс кото- на Еухс,..;е 55 олокз 12 управлени ф ;фмируетс с ;гнаЛ; обнул юв ий триг1-ег 9 за счет заинси к состо ни знакового разр да зыч - тите- л So В результате снимаетс едш-1ич- ный сигнал с входа 20 блока 2 управ- ленкл (состо ние ст .гналг нз вькоде 15 при этом не -:з)--:еи етс. ) , Лосле завершени сброс- триггера 9 счетчик 21 адреса импульсом с лыхода дел.гге- л 23 чгс гот:- пе/ е одитс в состо

состо нию формиру

етсл сигнал Нс Бъпгоде узла 22, этот сигнал вызывает обк члание счетчика 2 и триггйгз 25 i; установку на делителе 23 кода г-лшимальной за- дерхсчИ. Сигнал с пр мого триггера 25 запирает элемент 24 К., а сигнал с инверсного выхода триггера 25 поступает пг, вькод 30. разреша вьа юлианне ф;.л-1кционального преобразовани следующего аргумента.

Claims

Формула изобретени

i t Многофункц тональньхй преобразователь , содержащий блок ттравлени , первьй и второй регнстрЫу первый и второй блоки пам ти, счетчик триггер , элемент ,И i; нычитатель,. гшверс- ный вькод зиакоЕого разр да которого соедхетен с входом сброса триггера выход которого сое,д1Шен с первым входом элемента PL, зходы кодов текущег о значени аргумемта li номера реализуемой функции преобразовател соединены с инфоркационкьмй вхЬдаг-;и первого и второго регистров соответственно, выход первого регистр, соединен с входом уменьшаемого вычитател вход вычитаемого которого соед1шен с выходом первого блока пам ти- nepBarf

а|дресный вход которого соединен с вы Цодом второго регистра и адресньм входом второго блока пам ти, выход Которого соединен с входом начальной : становки счетчика, выход которого Соединен с вторым адресным входом |iepBoro блока пам ти, отличаю- ц и и с тем, что, с целью сокра- цени аппаратурных затрат, повьшени быстродействи преобразовател и рас |ширени его функциональных возможнос |тей за счет воспроизведени функций Iпроизвольного вида, в него введен I третий и четвертый блоки пам ти и I ког мутатор, первый выход блока управ Iлени соединен с синхровходами пер- Iвого и второго регистров, второй выход блока управлени соединен с вхдом Выборка кристалла второго блока пам ти, вход управлени режимом которого соединен с одноименным входом блока управлени и выходом элемента И, второй вход которого соединен с инверсным выходом знакового разр да вычитател , пр мой и инверсный выходы знакового разр да которого соединены с соответствующими входами управлени реверса счетчика, выход которого соединен с входом данных второго блока пам ти и первыми адресными входами третьего и четвертого блоков пам ти, вторые адресные входы которьтх соединены с выходом второго регистра, третий выход блока управлени соединен с тактовым входом триггера, вход установки которого соединен с пр мым выходом знакового .разр да вь1читател , вьхкоды разр дов кода разности которого соединены с информационными входами коммутатора и третьим адресным входом третьего блока пам ти, выход которого вл етс выходом преобразовател , с четвертого по седьмой выходы блока управлени соединены с синхро

5

0

5

0

5

0

5

входами счетчика первого, третьего и четвертого блоков пам ти соответственно , выход последнего соединен с управл ющим входом коммутатора, выход которого соединен с четвертым адресным входом третьего блока пам ти .
2. Преобразова тель по п.1, отличающийс тем, что блок управлени содержит посто нный запоминающий узел, счетчик, управл емый делитель частоты, элемент И и триггер , вход установки которого вл етс входом запуска преобразовател , вход сигнала конца преобразовани которого соединен с инверсным выходом триггера, пр мой выход которого соединен с первым входом элемента И, выход которого соединен с информационным входом управл емого делител частоты, выход которого соединен со счетным входом счетчика, выход которого соединен с первым адресным входом посто нного запоминающего узла, выходы с первого по третий разр дов которого вл ютс с первого по третий выходами блока управлени соответственно, вход управлени режимом которого соединен с вторым адресным входом посто нного запоминаю-. дето узла, выход четвертого разр да которого соединен с входом сброса старшего.разр да счетчика, вход сброса которого соединен с входом сброса триггера и выходом п того разр да посто нного запоминающего узла, выходы с шестого по дев тый ра.зр дов которого вл ютс с четвёртого по седьмой выходами блока управлени , тактовый вход которого соединен с вто- pbJM входом элемента И, выход кода коэффициента делени посто нного запоминающего узла соединен с управл ющим входом управл емого делител частоты.

/J 74 /5 ЛГ 77 7,

.